Método para o cálculo da confiabilidade de portas lógicas na presença de falhas stuck-on e stuck-open

• Autor(a) principal: Schvitz, Rafael Budim
• Data de Publicação: 2017
• Tipo de documento: Dissertação
• Idioma: por
• Título da fonte: Repositório Institucional da FURG (RI FURG)
• Texto Completo: http://repositorio.furg.br/handle/1/9838
• topic: Microeletrônica; Tolerância a falhas; CMOS; Falhas permanentes; PTM; Microelectronics; Fault Tolerance; CMOS; permanent faults

Para lidar com os desafios da tecnologia nanométrica CMOS, novas metodologias de projeto são necessárias de forma a aumentar a robustez dos circuitos. Considerando os altos custos associados com as técnicas de tolerância a falhas tradicionais, soluções alternativas, baseadas em tolerância a falhas parcial e técnicas para ignorar as falhas estão sendo cada vez mais exploradas como possíveis soluções para o problema da confiabilidade. Nesse contexto, uma avaliação precisa da confiabilidade dos circuitos é fundamental para permitir um fluxo de projeto automatizado de avaliação de confiabilidade, no qual as ferramentas de síntese poderiam rapidamente alternar entre diversas configurações de circuitos para definir a melhor opção. O modelo das Matrizes de Transferência Probabilística (PTM) é uma das alternativas mais utilizadas. A maneira de representar portas lógicas utilizando a PTM considera um valor de confiabilidade q para todas as combinações de entrada dessas portas. Contudo, essa adoção de mesmo valor de confiabilidade pode subestimar ou até mesmo superestimar a probabilidade de erro. De forma a produzir PTMs mais precisas para portas lógicas, este trabalho analisa a confiabilidade de diferentes arranjos de transistores e diferentes vetores de entrada para diferentes tipos de falhas. Um modelo probabilístico foi desenvolvido de forma a analisar a confiabilidade de diferentes arranjos de transistores considerando falhas permanentes, tais como: Stuck-On e Stuck-Open. Os resultados deste trabalho mostram que considerar uma mesma confiabilidade para todos os vetores de entrada subestima a influência das entradas na confiabilidade do circuito como um todo. A metodologia proposta foi utilizada para calcular a confiabilidade de um circuito ISCAS C17, considerando um valor definido de confiabilidade da tecnologia. A utilização das PTMs criadas pelo modelo desenvolvido com a informação das falhas Stuck-On/Stuck-Open resultou em uma probabilidade de erro diferente para o este circuito. Uma diferença nas probabilidades das entradas pode fazer com que a probabilidade de erro de uma mesma porta lógica seja diferente, impactando na confiabilidade final do circuito. A aplicação dessa observação ao circuito C17 permitiu uma análise da influência dos vetores de entrada na confiabilidade do circuito, verificando-se quais portas lógicas são as mais sensíveis. A identificação das portas mais sensíveis em circuitos permitirá que as técnicas de redundância sejam aplicadas diretamente nestas portas, aumentando a confiabilidade do circuito com um menor custo em área.