Modelos em linguagem VHDL para equipamentos da hierarquia digital sincrona

Detalhes bibliográficos
Autor(a) principal: Macedo, Aleandro Soares
Data de Publicação: 1993
Tipo de documento: Dissertação
Idioma: por
Título da fonte: Biblioteca Digital de Teses e Dissertações da Universidade Estadual de Campinas (UNICAMP)
Texto Completo: https://hdl.handle.net/20.500.12733/1580734
Resumo: Orientador: Rege Romeu Scarabucci
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spelling Modelos em linguagem VHDL para equipamentos da hierarquia digital sincronaMultiplexaçãoCircuitos lógicosOrientador: Rege Romeu ScarabucciDissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia EletricaResumo: Em 1988, o CCITT padronizou um novo método para multiplexação digital. O novo padrão chamado Hierarquia Digital Síncrona (HDS), possibilita maior eficiência no transporte dos sinais nas futuras redes de telecomunicações. O CCITT estabeleceu que os equipamentos HDS são compostos por blocos funcionais bem caracterizados, de tal modo que, pelo agrupamento desses vários blocos funcionais, obtém-se a funcionalidade completa. As funções dos equipamentos HDS são de crosconexão transversal, "add-drop" e de terminação de linha. O que define a função do equipamento é o arranjo e os tipos dos blocos funcionais que o compõem. A proposta do trabalho de tese é o desenvolvimento de modelos de circuitos lógicos para os blocos funcionais HDS. A ferramenta computacional utilizada é a linguagem VHDL que permite projetar circuitos lógicos através de sua descrição comportamental. Utiliza-se esta característica da linguagem para superar a complexidade dos modelos. Uma outra característica da linguagem, o projeto estrutural, permite fazer conexões entre os modelos desenvolvidos para os blocos funcionais e assim constituir modelos para equipamentos HDS. Da mesma forma, conexões entre modelos de equipamentos permitem constituir modelos para redes de equipamentos HDS. Através de um simulador VHDL, os modelos são validados ao nível de rede, ou seja, simula-se uma rede de equipamentos HDS constituídos pelos modelos desenvolvidos para os blocos funcionais HDSMestradoMestre em Engenharia Elétrica[s.n.]Scarabucci, Rege Romeu, 1937-Universidade Estadual de Campinas (UNICAMP). Faculdade de Engenharia ElétricaPrograma de Pós-Graduação em Engenharia ElétricaUNIVERSIDADE ESTADUAL DE CAMPINASMacedo, Aleandro Soares19931993-08-13T00:00:00Zinfo:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/masterThesisapplication/pdf264 f. : il.(Broch.)https://hdl.handle.net/20.500.12733/1580734MACEDO, Aleandro Soares. Modelos em linguagem VHDL para equipamentos da hierarquia digital sincrona. 1993. 264 f. Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica, Campinas, SP. Disponível em: https://hdl.handle.net/20.500.12733/1580734. Acesso em: 2 set. 2024.https://repositorio.unicamp.br/acervo/detalhe/65280porreponame:Biblioteca Digital de Teses e Dissertações da Universidade Estadual de Campinas (UNICAMP)instname:Universidade Estadual de Campinas (UNICAMP)instacron:UNICAMPinfo:eu-repo/semantics/openAccess2022-05-05T20:42:28Zoai::65280Biblioteca Digital de Teses e DissertaçõesPUBhttp://repositorio.unicamp.br/oai/tese/oai.aspsbubd@unicamp.bropendoar:2022-05-05T20:42:28Biblioteca Digital de Teses e Dissertações da Universidade Estadual de Campinas (UNICAMP) - Universidade Estadual de Campinas (UNICAMP)false
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