Modelagem de nanofios transistores MOS sem junções de porta dupla e tripla

• Main Author: Paz, B. C.
• Publication Date: 2015
• Format: Master thesis
• Language: por
• Source: Biblioteca Digital de Teses e Dissertações da FEI
• Download full: https://repositorio.fei.edu.br/handle/FEI/465
• topic: Transistores

Este trabalho tem por objetivo o desenvolvimento de um modelo contínuo em todas as regiões de operação, para descrever a corrente elétrica de transistores MOS sem junções de canal curto. Para desenvolver este modelo, é realizado um estudo de transistores MOS sem junções com foco especial para dispositivos de canal curto. É feita uma análise dos resultados provenientes de simulações numéricas tridimensionais, as quais são utilizadas também para validar o modelo proposto. Para a modelagem, são utilizados os resultados de um modelo contínuo, baseado em cargas, para transistores MOS sem junções de porta dupla e com canal longo, proposto por pesquisadores do CINESTAV, México. Deste modo, o objetivo é a inclusão dos efeitos de canal curto no modelo existente, de forma a torná-lo funcional para descrever as características dos transistores com comprimentos de cabal curto. Para isso, o modelo de canal longo é modificado, acrescentando-se a variação potencial interno da estrutura, a influência dos campos elétricos vertical e lateral na mobilidade dos portadores, o encurtamento do comprimento do canal efetivo em regime de saturação, a redução da tensão de saturação de dreno e, por fim, a influência da resistência série. Os resultados mostram uma boa concordância entre a simulação e o modelo. Os erros médios da corrente elétrica, transcondutância, tensão de limiar, inclinação de sublimiar e DIBL não ultrapassam 10%, comparando o modelo final de porta dupla com mas simulações numéricas tridimensionais para transistores sem junções com comprimento de canal de até 30nm. Posteriormente, são incluídas correções na eletrostática do modelo, para que este possa descrever transistores sem junções de porta tripla. A validação do modelo evoluído para transistores sem junções de porta tripla e canal curto é realizada para simulações numéricas tridimensionais com uma extensa gama de valores de altura de aleta de silício e também para diversos resultados provenientes de medidas experimentais. O modelo é comparado com medidas experimentais de transistores com comprimento de canal até 15nm, o qual apresenta uma degradação de tensão limiar de 120mV, inclinação de sublimiar igual a 89,6mV/dec e DIBL de 127mV/V. Através de uma análise dos resultados obtidos de simulações numéricas tridimensionais dos transistores sem junções de porta dupla e tripla, é possível avaliar o comportamento dos transistores de canal curto com relação à variação de algumas de suas características físicas, como a largura do canal, a concentração de dopantes e o comprimento das regiões de fonte e dreno. Adicionalmente, estudando a influência da redução do comprimento do canal dos transistores MOS sem junções, é possível quantificar a ocorrência dos efeitos de canal curto, analisando a degradação de alguns parâmetros elétricos importantes, como a redução da tensão limiar, aumento da inclinação de sublimiar e do DIBL. Para o caso dos transistores sem junções de porta dupla estudados, verifica-se uma variação máxima de 26mV de tensão de limiar, 73,5mV/V de DIBL e de 10,8mV/dec de inclinação de sublimiar entre os transistores de comprimento de canal mais longo e mais curto, 1000nm e 30nm, respectivamente.