Arquiteturas de hardware para redes neurais convolucionais visando compromisso entre custo e desempenho
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Publication Date: | 2023 |
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Source: | Repositório Institucional da Produção Científica da Marinha do Brasil (RI-MB) |
Download full: | https://www.repositorio.mar.mil.br/handle/ripcmb/846568 |
Summary: | As redes neurais convolucionais, especialmente as embarcadas em dispositivos com requisitos de baixo consumo de energia, apresentam um desafio significativo: equilibrar a alta precisão esperada das redes neurais, o tempo de resposta e as demandas de recursos computacionais, lógicos e de memória. Este trabalho apresenta três arquiteturas de hardware para redes neurais convolucionais com alto grau de paralelismo e reutilização de componentes implementadas em um dispositivo programável. O primeiro projeto, denominado arquitetura com memória, utiliza a quantidade de memória necessária para armazenar os dados de entrada e os resultados intermediários. O segundo projeto, denominado arquitetura sem memória, define e explora um padrão específico de sequenciamento da entrada para evitar o uso de memória RAM. O terceiro projeto, denominado arquitetura com memória cache, é uma solução intermediária, onde a padronização da sequência de entrada também é explorada mas uma memória auxiliar é utilizada para armazenar alguns resultados intermediários e, consequentemente, melhorar o tempo de processamento. Comparamos as três arquiteturas em termos de potência, área e tempo de processamento. Permitir o uso de memória aumenta o custo geral de hardware, mas reduz o tempo de processamento. Na outra extremidade, dispensar completamente o uso de memória aumenta o nível de paralelismo mas compromete o tempo de processamento. O balanceamento entre uso de memória e desempenho é alcançado na arquitetura com memória cache que otimiza o tempo de processamento mas com custo em termos de recursos de hardware. |
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França, Alexandre Bazyl Zacarias deGomes, José Gabriel Rodríguez CarneiroOliveira, Fernanda Duarte Vilela Reis deNedjah, Nadia2024-01-17T12:38:26Z2024-01-17T12:38:26Z2023https://www.repositorio.mar.mil.br/handle/ripcmb/846568As redes neurais convolucionais, especialmente as embarcadas em dispositivos com requisitos de baixo consumo de energia, apresentam um desafio significativo: equilibrar a alta precisão esperada das redes neurais, o tempo de resposta e as demandas de recursos computacionais, lógicos e de memória. Este trabalho apresenta três arquiteturas de hardware para redes neurais convolucionais com alto grau de paralelismo e reutilização de componentes implementadas em um dispositivo programável. O primeiro projeto, denominado arquitetura com memória, utiliza a quantidade de memória necessária para armazenar os dados de entrada e os resultados intermediários. O segundo projeto, denominado arquitetura sem memória, define e explora um padrão específico de sequenciamento da entrada para evitar o uso de memória RAM. O terceiro projeto, denominado arquitetura com memória cache, é uma solução intermediária, onde a padronização da sequência de entrada também é explorada mas uma memória auxiliar é utilizada para armazenar alguns resultados intermediários e, consequentemente, melhorar o tempo de processamento. Comparamos as três arquiteturas em termos de potência, área e tempo de processamento. Permitir o uso de memória aumenta o custo geral de hardware, mas reduz o tempo de processamento. Na outra extremidade, dispensar completamente o uso de memória aumenta o nível de paralelismo mas compromete o tempo de processamento. O balanceamento entre uso de memória e desempenho é alcançado na arquitetura com memória cache que otimiza o tempo de processamento mas com custo em termos de recursos de hardware.Convolutional neural networks, especially when embedded in devices with low power consumption requirements, present a significant challenge: balancing the typically high precision expected of neural networks, response time, and the demands on computational, logical, and memory resources. This work presents three hardware architectures for convolutional neural networks with high degree of parallelism and component reuse implemented in a programmable device. The first design, which is termed memoryful architecture, uses as much memory as necessary to store the input data and intermediate results. The second design, which is termed memoryless architecture, defines and explores a specific input sequencing pattern to completely avoid the use of RAM. The third design, which is termed cache memory-based architecture, is an intermediate solution, where the standardization of the input sequence is also explored but an auxiliary memory is used to store some intermediate results and, consequently, improve processing time. We compare the three designs in terms of power, area and processing time. Allowing memory usage increases overall hardware cost but reduces processing time. At the other end, completely eliminating memory usage increases operation parallelism, but compromises processing time. A trade-off between memory usage and processing performance is achieved in the cache memory-based architecture that optimizes processing time but at a cost in terms of hardware resources.Universidade Federal do Rio de Janeiro (UFRJ)Engenharia elétricaRedes Neurais Convolucionais (CNN)Field-Programmable Gate Arrays (FPGA)LeNet-5Arquiteturas de hardware para redes neurais convolucionais visando compromisso entre custo e desempenhoinfo:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/doctoralThesisinfo:eu-repo/semantics/openAccessporreponame:Repositório Institucional da Produção Científica da Marinha do Brasil (RI-MB)instname:Marinha do Brasil (MB)instacron:MBORIGINALTese-Bazyl_Final.pdfTese-Bazyl_Final.pdfapplication/pdf3288013https://www.repositorio.mar.mil.br/bitstream/ripcmb/846568/1/Tese-Bazyl_Final.pdffe79bfeac71321633ebb7a6c5880c0e2MD51LICENSElicense.txtlicense.txttext/plain; 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