Geração automática de partes operativas de circuitos VLSI
Autor(a) principal: | |
---|---|
Data de Publicação: | 2007 |
Tipo de documento: | Dissertação |
Idioma: | por |
Título da fonte: | Biblioteca Digital de Teses e Dissertações da UFRGS |
Texto Completo: | http://hdl.handle.net/10183/15530 |
Resumo: | Tanto nos circuitos integrados para processamento de sinais digitais quanto em microprocessadores, a parte operativa é o núcleo onde a computação dos dados é realizada. A geração deste bloco costuma ser crítica para o desempenho global dos dispositivos. Ferramentas específicas para a geração de parte operativa costumam tirar proveito da regularidade estrutural do circuito para produzir leiautes mais densos e com melhor desempenho. Este trabalho apresenta um novo fluxo de projeto para geração de parte operativa onde foi desenvolvido um gerador automático de leiaute de células CMOS com suporte à lógica não-complementar e um compilador de parte operativa. O uso destas duas ferramentas permite a rápida prototipação de uma biblioteca inteira de células lógicas otimizadas, para atender diferentes requisitos de desempenho, que em seguida são utilizadas para montagem de cada um dos blocos funcionais da parte operativa pelo compilador. Comparações feitas com a ferramenta de síntese de células lógicas mostraram que a metodologia desenvolvida é capaz de produzir resultados similares em área e tempo de geração que métodos exatos e ainda possui a vantagem de suportar o uso de múltiplas métricas de qualidade durante o posicionamento dos transistores. As células geradas automaticamente apresentaram acréscimo de área médio de apenas 14% quando comparado às standard-cells e com resultado de atraso e consumo de potência muito próximos ou melhores. Circuitos de parte operativa foram gerados automaticamente pelo compilador e apresentaram na média, menor área, consumo de potência e atraso que circuitos gerados com um fluxo de síntese automático para standard-cells. |
id |
URGS_61925834064e34bbff323fd18f2bd47a |
---|---|
oai_identifier_str |
oai:www.lume.ufrgs.br:10183/15530 |
network_acronym_str |
URGS |
network_name_str |
Biblioteca Digital de Teses e Dissertações da UFRGS |
repository_id_str |
1853 |
spelling |
Ziesemer Junior, Adriel MotaReis, Ricardo Augusto da Luz2009-04-07T04:12:32Z2007http://hdl.handle.net/10183/15530000683783Tanto nos circuitos integrados para processamento de sinais digitais quanto em microprocessadores, a parte operativa é o núcleo onde a computação dos dados é realizada. A geração deste bloco costuma ser crítica para o desempenho global dos dispositivos. Ferramentas específicas para a geração de parte operativa costumam tirar proveito da regularidade estrutural do circuito para produzir leiautes mais densos e com melhor desempenho. Este trabalho apresenta um novo fluxo de projeto para geração de parte operativa onde foi desenvolvido um gerador automático de leiaute de células CMOS com suporte à lógica não-complementar e um compilador de parte operativa. O uso destas duas ferramentas permite a rápida prototipação de uma biblioteca inteira de células lógicas otimizadas, para atender diferentes requisitos de desempenho, que em seguida são utilizadas para montagem de cada um dos blocos funcionais da parte operativa pelo compilador. Comparações feitas com a ferramenta de síntese de células lógicas mostraram que a metodologia desenvolvida é capaz de produzir resultados similares em área e tempo de geração que métodos exatos e ainda possui a vantagem de suportar o uso de múltiplas métricas de qualidade durante o posicionamento dos transistores. As células geradas automaticamente apresentaram acréscimo de área médio de apenas 14% quando comparado às standard-cells e com resultado de atraso e consumo de potência muito próximos ou melhores. Circuitos de parte operativa foram gerados automaticamente pelo compilador e apresentaram na média, menor área, consumo de potência e atraso que circuitos gerados com um fluxo de síntese automático para standard-cells.Datapath is the core where all the computations are performed in circuits for digital signal processing and also in microprocessors. The performance of the whole system is frequently determined by the implementation of the datapath. Tools dedicated for synthesis of this unit are called datapath compilers and use to take advantage on the structural regularity of the circuit to produce dense layouts and with good performance. This work presents a new flow for datapath generation. An automatic cell synthesis tool with support to non-complementary logic is used in conjunction with a datapath compiler to achieve timing optimization and technology independence. The cell library produced as result of the synthesis process is used by the compiler to place the cells and generate each one of the datapath operators. Comparisons with other cell sythesis tools shown that our approach was able to produce results comparable in area and generation time. Automatically generated cells were compared to standard-cell layouts and presented an average area overhead of just 14% while our circuits presented better or very close delay and power consumption. The datapaths produced by the compiler were compared to a traditional standard-cell based synthesis design flow and presented smaller area, delay and power consumption in average than this approach.application/pdfporMicroeletrônicaCmosVlsiAutomatic generationLayoutDatapathCMOS cellsCADMicroelectronicGeração automática de partes operativas de circuitos VLSIAutomatic generation of datapaths for VLSI circuits info:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/masterThesisUniversidade Federal do Rio Grande do SulInstituto de InformáticaPrograma de Pós-Graduação em ComputaçãoPorto Alegre, BR-RS2007mestradoinfo:eu-repo/semantics/openAccessreponame:Biblioteca Digital de Teses e Dissertações da UFRGSinstname:Universidade Federal do Rio Grande do Sul (UFRGS)instacron:UFRGSORIGINAL000683783.pdf000683783.pdfTexto completoapplication/pdf3773067http://www.lume.ufrgs.br/bitstream/10183/15530/1/000683783.pdf3f10f03df116268aa8093ecac8892cc0MD51TEXT000683783.pdf.txt000683783.pdf.txtExtracted Texttext/plain186730http://www.lume.ufrgs.br/bitstream/10183/15530/2/000683783.pdf.txt8d448f82e4fcccfddacf16353ec71c46MD52THUMBNAIL000683783.pdf.jpg000683783.pdf.jpgGenerated Thumbnailimage/jpeg1022http://www.lume.ufrgs.br/bitstream/10183/15530/3/000683783.pdf.jpg157cbc518312e46e11a6a86c8af437b7MD5310183/155302018-10-09 08:38:44.791oai:www.lume.ufrgs.br:10183/15530Biblioteca Digital de Teses e Dissertaçõeshttps://lume.ufrgs.br/handle/10183/2PUBhttps://lume.ufrgs.br/oai/requestlume@ufrgs.br||lume@ufrgs.bropendoar:18532018-10-09T11:38:44Biblioteca Digital de Teses e Dissertações da UFRGS - Universidade Federal do Rio Grande do Sul (UFRGS)false |
dc.title.pt_BR.fl_str_mv |
Geração automática de partes operativas de circuitos VLSI |
dc.title.alternative.en.fl_str_mv |
Automatic generation of datapaths for VLSI circuits |
title |
Geração automática de partes operativas de circuitos VLSI |
spellingShingle |
Geração automática de partes operativas de circuitos VLSI Ziesemer Junior, Adriel Mota Microeletrônica Cmos Vlsi Automatic generation Layout Datapath CMOS cells CAD Microelectronic |
title_short |
Geração automática de partes operativas de circuitos VLSI |
title_full |
Geração automática de partes operativas de circuitos VLSI |
title_fullStr |
Geração automática de partes operativas de circuitos VLSI |
title_full_unstemmed |
Geração automática de partes operativas de circuitos VLSI |
title_sort |
Geração automática de partes operativas de circuitos VLSI |
author |
Ziesemer Junior, Adriel Mota |
author_facet |
Ziesemer Junior, Adriel Mota |
author_role |
author |
dc.contributor.author.fl_str_mv |
Ziesemer Junior, Adriel Mota |
dc.contributor.advisor1.fl_str_mv |
Reis, Ricardo Augusto da Luz |
contributor_str_mv |
Reis, Ricardo Augusto da Luz |
dc.subject.por.fl_str_mv |
Microeletrônica Cmos Vlsi |
topic |
Microeletrônica Cmos Vlsi Automatic generation Layout Datapath CMOS cells CAD Microelectronic |
dc.subject.eng.fl_str_mv |
Automatic generation Layout Datapath CMOS cells CAD Microelectronic |
description |
Tanto nos circuitos integrados para processamento de sinais digitais quanto em microprocessadores, a parte operativa é o núcleo onde a computação dos dados é realizada. A geração deste bloco costuma ser crítica para o desempenho global dos dispositivos. Ferramentas específicas para a geração de parte operativa costumam tirar proveito da regularidade estrutural do circuito para produzir leiautes mais densos e com melhor desempenho. Este trabalho apresenta um novo fluxo de projeto para geração de parte operativa onde foi desenvolvido um gerador automático de leiaute de células CMOS com suporte à lógica não-complementar e um compilador de parte operativa. O uso destas duas ferramentas permite a rápida prototipação de uma biblioteca inteira de células lógicas otimizadas, para atender diferentes requisitos de desempenho, que em seguida são utilizadas para montagem de cada um dos blocos funcionais da parte operativa pelo compilador. Comparações feitas com a ferramenta de síntese de células lógicas mostraram que a metodologia desenvolvida é capaz de produzir resultados similares em área e tempo de geração que métodos exatos e ainda possui a vantagem de suportar o uso de múltiplas métricas de qualidade durante o posicionamento dos transistores. As células geradas automaticamente apresentaram acréscimo de área médio de apenas 14% quando comparado às standard-cells e com resultado de atraso e consumo de potência muito próximos ou melhores. Circuitos de parte operativa foram gerados automaticamente pelo compilador e apresentaram na média, menor área, consumo de potência e atraso que circuitos gerados com um fluxo de síntese automático para standard-cells. |
publishDate |
2007 |
dc.date.issued.fl_str_mv |
2007 |
dc.date.accessioned.fl_str_mv |
2009-04-07T04:12:32Z |
dc.type.status.fl_str_mv |
info:eu-repo/semantics/publishedVersion |
dc.type.driver.fl_str_mv |
info:eu-repo/semantics/masterThesis |
format |
masterThesis |
status_str |
publishedVersion |
dc.identifier.uri.fl_str_mv |
http://hdl.handle.net/10183/15530 |
dc.identifier.nrb.pt_BR.fl_str_mv |
000683783 |
url |
http://hdl.handle.net/10183/15530 |
identifier_str_mv |
000683783 |
dc.language.iso.fl_str_mv |
por |
language |
por |
dc.rights.driver.fl_str_mv |
info:eu-repo/semantics/openAccess |
eu_rights_str_mv |
openAccess |
dc.format.none.fl_str_mv |
application/pdf |
dc.source.none.fl_str_mv |
reponame:Biblioteca Digital de Teses e Dissertações da UFRGS instname:Universidade Federal do Rio Grande do Sul (UFRGS) instacron:UFRGS |
instname_str |
Universidade Federal do Rio Grande do Sul (UFRGS) |
instacron_str |
UFRGS |
institution |
UFRGS |
reponame_str |
Biblioteca Digital de Teses e Dissertações da UFRGS |
collection |
Biblioteca Digital de Teses e Dissertações da UFRGS |
bitstream.url.fl_str_mv |
http://www.lume.ufrgs.br/bitstream/10183/15530/1/000683783.pdf http://www.lume.ufrgs.br/bitstream/10183/15530/2/000683783.pdf.txt http://www.lume.ufrgs.br/bitstream/10183/15530/3/000683783.pdf.jpg |
bitstream.checksum.fl_str_mv |
3f10f03df116268aa8093ecac8892cc0 8d448f82e4fcccfddacf16353ec71c46 157cbc518312e46e11a6a86c8af437b7 |
bitstream.checksumAlgorithm.fl_str_mv |
MD5 MD5 MD5 |
repository.name.fl_str_mv |
Biblioteca Digital de Teses e Dissertações da UFRGS - Universidade Federal do Rio Grande do Sul (UFRGS) |
repository.mail.fl_str_mv |
lume@ufrgs.br||lume@ufrgs.br |
_version_ |
1797064510216863744 |