Minimizing transistor count in transistor networks

• Autor(a) principal: Conceição, Calebe Micael de Oliveira
• Data de Publicação: 2020
• Tipo de documento: Tese
• Idioma: eng
• Título da fonte: Biblioteca Digital de Teses e Dissertações da UFRGS
• Texto Completo: http://hdl.handle.net/10183/211473
• topic: Transistores; Síntese lógica; Microeletrônica; Circuitos integrados : Microeletrônica; Cmos : Circuitos integrados : Eletronica; EDA; Library free; Cell clustering; Transistor network; Transistor count

A evolução da Tecnologia de Circuitos Integrados exige otimização do projeto do circuito. Atualmente, vários circuitos usam muito mais transistores do que o necessário, pois um amplo conjunto de circuitos ASICs utiliza biblioteca de células pré-projetadas. O número reduzido de funções lógicas que uma biblioteca de células tradicional fornece representa uma limitação inerente na otimização do número de transistores no circuito, influenciando diretamente as métricas usuais de desempenho do circuito, como área, dissipação de energia e atraso. Uma abordagem de projeto livre de bibliotecas é necessária para obter circuitos otimizados, usando ferramentas para permitir a síntese de layout de qualquer rede de transistores. O objetivo desta tese é desenvolver um método para otimizar a netlist lógica de um circuito de modo a reduzir o número de transistores, número de conexões e número de vias. A netlist otimizada serve como entrada para a ferramenta de síntese de layout. Nós pós-processamos a netlist original gerada no fluxo de design de célula padrão tradicional e sistematicamente substituímos conjuntos de células por uma nova porta com lógica equivalente, gerada sob demanda para reduzir o número de transistores. Consideramos a mesclagem de grupos de células conectadas de fanout unitário em uma nova porta complexa que normalmente não está disponível na biblioteca de células tradicional. A nova porta possui uma rede de transistores personalizada que pode ser adequadamente organizada e dimensionada para atender aos requisitos específicos de onde ela está localizada no circuito. Os experimentos realizados até o momento mostram que a abordagem proposta é capaz de reduzir o número de transistores em todo o circuito em até 13 % em comparação com netlists geradas usando outras ferramentas de minimização, independentemente do tamanho da biblioteca de células padrão usada inicialmente para sintetizar a netlist original. Também reduzimos o número de instâncias, contatos e conexões nos experimentos realizados em 14 %, 11 % e 10 % em média, respectivamente, quando comparados com a netlist gerada com uma ferramenta acadêmica líder em síntese lógica. Investigamos também o impacto da otimização proposta na área e comprimento de fio, alcançando uma redução média estimada de 5 % na área e de até 14 % no comprimento total de fio. Esses resultados evidenciam as oportunidades de otimização negligenciadas na abordagem de projeto com células padrão, e reforçam as vantagens do projeto livre de biblioteca.