Análise e implementação de uma arquitetura iterativa com sub-pipelining de 3 estágios e datapath de 32 bits para um co-processador AES-128

Detalhes bibliográficos
Autor(a) principal: JULIO CESAR SOARES AMERICO FILHO
Data de Publicação: 2016
Tipo de documento: Dissertação
Título da fonte: Portal de Dados Abertos da CAPES
Texto Completo: https://sucupira.capes.gov.br/sucupira/public/consultas/coleta/trabalhoConclusao/viewTrabalhoConclusao.jsf?popup=true&id_trabalho=3702603
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