Implementação do modelo contínuo estático e dinâmico de nanofios transistores MOS sem junções usando linguagem Verilog-A para projeto de circuitos CMOS

Detalhes bibliográficos
Autor(a) principal: Moreira, C. V.
Data de Publicação: 2018
Tipo de documento: Dissertação
Idioma: por
Título da fonte: Biblioteca Digital de Teses e Dissertações da FEI
Texto Completo: https://repositorio.fei.edu.br/handle/FEI/320
Resumo: Este trabalho tem como objetivo a implementação do modelo analítico estático e dinâmico do transistor MOS sem junções, proposto por Trevisoli et al. em linguagem VERILOG-A para utilização em simuladores do tipo SPICE. Esta linguagem foi selecionada por permitir a portabilidade do código entre simuladores de circuitos e ter surgido de fato como o padrão para este tipo de aplicação. O modelo implementado foi comparado com os dados utilizados pelo autor do modelo para validação do código. Foi verificado a correlação esperada entre ambas implementações com a comparação de diversos transistores variando o comprimento e largura de canal e concentração de dopantes, realizando-se simulações variando as tensões de porta e dreno com o coeficiente de correlação de Pearson ?? = 1. Também são utilizados os resultados de simulações numéricas tridimensionais a fim de validar a implementação do modelo proposto quanto a sua capacidade de descrição do funcionamento dos transistores, que foi feito para 1µm e 100nm de comprimento de canal variando-se as tensões de porta e dreno com menor ?? = 0,9982. O modelo também foi validado para o uso com transistores pMOS por meio de simulações numéricas tridimensionais com transistor de canal longo, de 1µm de comprimento variando-se as tensões de forma similar, obtendo-se ?? = 0,9995. Foi observado ótima correlação em todos estes testes, validando a implementação estática. Por fim, foi implementado o modelo dinâmico, permitindo a obtenção das 16 capacitâncias intrínsecas e possibilitando a implementação de um modelo de pequenos sinais. O modelo foi testado com os dados do autor do modelo obtendo ?? = 0,9997. Nas comparações com simulações numéricas tridimensionais foram obtidos ?? = 0,9897 . Foi observado ótima correlação em todos estes testes, validando a implementação dinâmica.
id FEI_893d8527c30265aa9f623ce422f30b81
oai_identifier_str oai:repositorio.fei.edu.br:FEI/320
network_acronym_str FEI
network_name_str Biblioteca Digital de Teses e Dissertações da FEI
repository_id_str
spelling Moreira, C. V.Pavanello, M. A.2019-03-15T17:49:27Z2019-03-15T17:49:27Z2018MOREIRA, C. V. <b> Implementação do modelo contínuo estático e dinâmico de nanofios transistores MOS sem junções usando linguagem Verilog-A para projeto de circuitos CMOS. </b> 2018. 184 p. Dissertação (Mestrado em Engenharia Elétrica) - Centro Universitário FEI, São Bernardo do Campo, 2018 Disponível em: <https://doi.org/10.31414/EE.2018.D.130230>. Acesso em: 10 out. 2018.https://repositorio.fei.edu.br/handle/FEI/32010.31414/EE.2018.D.130230Este trabalho tem como objetivo a implementação do modelo analítico estático e dinâmico do transistor MOS sem junções, proposto por Trevisoli et al. em linguagem VERILOG-A para utilização em simuladores do tipo SPICE. Esta linguagem foi selecionada por permitir a portabilidade do código entre simuladores de circuitos e ter surgido de fato como o padrão para este tipo de aplicação. O modelo implementado foi comparado com os dados utilizados pelo autor do modelo para validação do código. Foi verificado a correlação esperada entre ambas implementações com a comparação de diversos transistores variando o comprimento e largura de canal e concentração de dopantes, realizando-se simulações variando as tensões de porta e dreno com o coeficiente de correlação de Pearson ?? = 1. Também são utilizados os resultados de simulações numéricas tridimensionais a fim de validar a implementação do modelo proposto quanto a sua capacidade de descrição do funcionamento dos transistores, que foi feito para 1µm e 100nm de comprimento de canal variando-se as tensões de porta e dreno com menor ?? = 0,9982. O modelo também foi validado para o uso com transistores pMOS por meio de simulações numéricas tridimensionais com transistor de canal longo, de 1µm de comprimento variando-se as tensões de forma similar, obtendo-se ?? = 0,9995. Foi observado ótima correlação em todos estes testes, validando a implementação estática. Por fim, foi implementado o modelo dinâmico, permitindo a obtenção das 16 capacitâncias intrínsecas e possibilitando a implementação de um modelo de pequenos sinais. O modelo foi testado com os dados do autor do modelo obtendo ?? = 0,9997. Nas comparações com simulações numéricas tridimensionais foram obtidos ?? = 0,9897 . Foi observado ótima correlação em todos estes testes, validando a implementação dinâmica.This work aims to implement the static and dynamic analytical model of the junctionless nanowire transistor, proposed by Trevisoli et al. in language VERILOG-A for usage in SPICE simulators. This language was selected because it allowed code portability between circuit simulators and became the standard for this type of application. The implemented model was compared with the data used by the author of the model for validation of the code. The expected correlation between the two implementations was verified with the comparison of several transistors varying the length and width of channel and dopant concentration, realizing simulations varying the gate and drain voltages, obtaining the Pearson correlation coefficient ?? = 1. It is also used the results of three-dimensional numerical simulations to validate the implementation of the proposed model for its ability to describe the operation of the transistors, which was done with 1µm and 100nm of channel length, varying the voltages of gate and drain, obtaining ?? = 0,9982. The model was also validated for use with pMOS transistors using three-dimensional numerical simulations of long-channel transistor with 1µm in length, varying the tensions in a similar way, obtaining ?? = 0,9995. Was observed a good correlation in all these tests, validating the static implementation. Finally, the dynamic model was implemented, allowing the acquisition of the 16 intrinsic capacitances and enabling the implementation of a small signal model. The model was tested with the data of the author of the model obtaining ?? = 0,9997. In the comparisons with three-dimensional numerical simulations, an ?? = 0,9897 were obtained. Was observed a good correlation in all these tests, validating the dynamic implementation.porpt_BRCentro Universitário FEI, São Bernardo do CampoTransistor de efeito de campo de metal-óxido semicondutorVerilog-AImplementação do modelo contínuo estático e dinâmico de nanofios transistores MOS sem junções usando linguagem Verilog-A para projeto de circuitos CMOSinfo:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/masterThesisreponame:Biblioteca Digital de Teses e Dissertações da FEIinstname:Centro Universitário da Fundação Educacional Inaciana (FEI)instacron:FEIinfo:eu-repo/semantics/openAccessORIGINALfulltext.pdfapplication/pdf2408157https://repositorio.fei.edu.br/bitstream/FEI/320/1/fulltext.pdf69feca9cf5408342d3cc700efc108102MD51TEXTfulltext.pdf.txtfulltext.pdf.txtExtracted texttext/plain235801https://repositorio.fei.edu.br/bitstream/FEI/320/2/fulltext.pdf.txt5b8f168ccb14d5a90f571e5acdefdc0fMD52THUMBNAILfulltext.pdf.jpgfulltext.pdf.jpgGenerated Thumbnailimage/jpeg1229https://repositorio.fei.edu.br/bitstream/FEI/320/3/fulltext.pdf.jpg0a3afccf7e0fefece00f5deea02fa3e7MD53FEI/3202019-05-07 15:37:52.184Biblioteca Digital de Teses e Dissertaçõeshttp://sofia.fei.edu.br/pergamum/biblioteca/PRI
dc.title.pt_BR.fl_str_mv Implementação do modelo contínuo estático e dinâmico de nanofios transistores MOS sem junções usando linguagem Verilog-A para projeto de circuitos CMOS
title Implementação do modelo contínuo estático e dinâmico de nanofios transistores MOS sem junções usando linguagem Verilog-A para projeto de circuitos CMOS
spellingShingle Implementação do modelo contínuo estático e dinâmico de nanofios transistores MOS sem junções usando linguagem Verilog-A para projeto de circuitos CMOS
Moreira, C. V.
Transistor de efeito de campo de metal-óxido semicondutor
Verilog-A
title_short Implementação do modelo contínuo estático e dinâmico de nanofios transistores MOS sem junções usando linguagem Verilog-A para projeto de circuitos CMOS
title_full Implementação do modelo contínuo estático e dinâmico de nanofios transistores MOS sem junções usando linguagem Verilog-A para projeto de circuitos CMOS
title_fullStr Implementação do modelo contínuo estático e dinâmico de nanofios transistores MOS sem junções usando linguagem Verilog-A para projeto de circuitos CMOS
title_full_unstemmed Implementação do modelo contínuo estático e dinâmico de nanofios transistores MOS sem junções usando linguagem Verilog-A para projeto de circuitos CMOS
title_sort Implementação do modelo contínuo estático e dinâmico de nanofios transistores MOS sem junções usando linguagem Verilog-A para projeto de circuitos CMOS
author Moreira, C. V.
author_facet Moreira, C. V.
author_role author
dc.contributor.author.fl_str_mv Moreira, C. V.
dc.contributor.advisor1.fl_str_mv Pavanello, M. A.
contributor_str_mv Pavanello, M. A.
dc.subject.por.fl_str_mv Transistor de efeito de campo de metal-óxido semicondutor
Verilog-A
topic Transistor de efeito de campo de metal-óxido semicondutor
Verilog-A
description Este trabalho tem como objetivo a implementação do modelo analítico estático e dinâmico do transistor MOS sem junções, proposto por Trevisoli et al. em linguagem VERILOG-A para utilização em simuladores do tipo SPICE. Esta linguagem foi selecionada por permitir a portabilidade do código entre simuladores de circuitos e ter surgido de fato como o padrão para este tipo de aplicação. O modelo implementado foi comparado com os dados utilizados pelo autor do modelo para validação do código. Foi verificado a correlação esperada entre ambas implementações com a comparação de diversos transistores variando o comprimento e largura de canal e concentração de dopantes, realizando-se simulações variando as tensões de porta e dreno com o coeficiente de correlação de Pearson ?? = 1. Também são utilizados os resultados de simulações numéricas tridimensionais a fim de validar a implementação do modelo proposto quanto a sua capacidade de descrição do funcionamento dos transistores, que foi feito para 1µm e 100nm de comprimento de canal variando-se as tensões de porta e dreno com menor ?? = 0,9982. O modelo também foi validado para o uso com transistores pMOS por meio de simulações numéricas tridimensionais com transistor de canal longo, de 1µm de comprimento variando-se as tensões de forma similar, obtendo-se ?? = 0,9995. Foi observado ótima correlação em todos estes testes, validando a implementação estática. Por fim, foi implementado o modelo dinâmico, permitindo a obtenção das 16 capacitâncias intrínsecas e possibilitando a implementação de um modelo de pequenos sinais. O modelo foi testado com os dados do autor do modelo obtendo ?? = 0,9997. Nas comparações com simulações numéricas tridimensionais foram obtidos ?? = 0,9897 . Foi observado ótima correlação em todos estes testes, validando a implementação dinâmica.
publishDate 2018
dc.date.issued.fl_str_mv 2018
dc.date.accessioned.fl_str_mv 2019-03-15T17:49:27Z
dc.date.available.fl_str_mv 2019-03-15T17:49:27Z
dc.type.status.fl_str_mv info:eu-repo/semantics/publishedVersion
dc.type.driver.fl_str_mv info:eu-repo/semantics/masterThesis
format masterThesis
status_str publishedVersion
dc.identifier.citation.fl_str_mv MOREIRA, C. V. <b> Implementação do modelo contínuo estático e dinâmico de nanofios transistores MOS sem junções usando linguagem Verilog-A para projeto de circuitos CMOS. </b> 2018. 184 p. Dissertação (Mestrado em Engenharia Elétrica) - Centro Universitário FEI, São Bernardo do Campo, 2018 Disponível em: <https://doi.org/10.31414/EE.2018.D.130230>. Acesso em: 10 out. 2018.
dc.identifier.uri.fl_str_mv https://repositorio.fei.edu.br/handle/FEI/320
dc.identifier.doi.none.fl_str_mv 10.31414/EE.2018.D.130230
identifier_str_mv MOREIRA, C. V. <b> Implementação do modelo contínuo estático e dinâmico de nanofios transistores MOS sem junções usando linguagem Verilog-A para projeto de circuitos CMOS. </b> 2018. 184 p. Dissertação (Mestrado em Engenharia Elétrica) - Centro Universitário FEI, São Bernardo do Campo, 2018 Disponível em: <https://doi.org/10.31414/EE.2018.D.130230>. Acesso em: 10 out. 2018.
10.31414/EE.2018.D.130230
url https://repositorio.fei.edu.br/handle/FEI/320
dc.language.iso.fl_str_mv por
pt_BR
language por
language_invalid_str_mv pt_BR
dc.rights.driver.fl_str_mv info:eu-repo/semantics/openAccess
eu_rights_str_mv openAccess
dc.publisher.none.fl_str_mv Centro Universitário FEI, São Bernardo do Campo
publisher.none.fl_str_mv Centro Universitário FEI, São Bernardo do Campo
dc.source.none.fl_str_mv reponame:Biblioteca Digital de Teses e Dissertações da FEI
instname:Centro Universitário da Fundação Educacional Inaciana (FEI)
instacron:FEI
instname_str Centro Universitário da Fundação Educacional Inaciana (FEI)
instacron_str FEI
institution FEI
reponame_str Biblioteca Digital de Teses e Dissertações da FEI
collection Biblioteca Digital de Teses e Dissertações da FEI
bitstream.url.fl_str_mv https://repositorio.fei.edu.br/bitstream/FEI/320/1/fulltext.pdf
https://repositorio.fei.edu.br/bitstream/FEI/320/2/fulltext.pdf.txt
https://repositorio.fei.edu.br/bitstream/FEI/320/3/fulltext.pdf.jpg
bitstream.checksum.fl_str_mv 69feca9cf5408342d3cc700efc108102
5b8f168ccb14d5a90f571e5acdefdc0f
0a3afccf7e0fefece00f5deea02fa3e7
bitstream.checksumAlgorithm.fl_str_mv MD5
MD5
MD5
repository.name.fl_str_mv
repository.mail.fl_str_mv
_version_ 1734750994485477376