Estudo e desenvolvimento em hardware de códigos corretores de erros
Autor(a) principal: | |
---|---|
Data de Publicação: | 2007 |
Tipo de documento: | Dissertação |
Idioma: | por |
Título da fonte: | Biblioteca Digital de Teses e Dissertações da PUC_RS |
Texto Completo: | http://tede2.pucrs.br/tede2/handle/tede/3094 |
Resumo: | Neste trabalho foram desenvolvidos códigos corretores de erros, como Base-Chaudhuri-Hocquenghem (BCH) e o Reed-Solomon (RS). Os codificadores BCH foram implementados diretamente de suas abordagens algébricas, empregando como ferramenta uma linguagem de descrição de hardware (VHDL), bem como a implementação de um protótipo utilizando Field Programable Gate Arrays (FPGA). Os resultados obtidos demonstraram claramente que o desempenho destes algoritmos de codificação aumentam consideravelmente, tanto no aspecto de velocidade de execução, quanto a área ocupada do dispositivo FPGA. O sucesso deste trabalho não está na implementação em FPGA destes codificadores, uma vez que existem no mercado e na academia várias realizações similares, mas no fato de empregar como abordagem de implementação e desenvolvimento dos codificadores a formulação algébrica original, isto é, sem o emprego de algoritmos iterativos usuais (seqüenciais) na implementação do BCH. Não obstante, com os resultados do BCH algébrico propõe-se um novo código para símbolos, que será apresentado como uma nova alternativa ao Reed-Solomon, por superá-lo, tanto em tempo de codificação, como área para ser implementado. Assim, este trabalho prova que, com o avanço dos recursos de prototipação e desenvolvimento de tecnologias VLSI, e com a descrição em hardware do código na sua formulação algébrica original, obtém-se um sistema com impressionante desempenho, resultante da mudança de paradigma, baseado até o momento em processamento seqüencial polinomial, para um novo paradigma de paralelismo de hardware, executando o modelo algébrico do código. |
id |
P_RS_b889bb92e5c73101b43d7e1def0436fc |
---|---|
oai_identifier_str |
oai:tede2.pucrs.br:tede/3094 |
network_acronym_str |
P_RS |
network_name_str |
Biblioteca Digital de Teses e Dissertações da PUC_RS |
repository_id_str |
|
spelling |
Fagundes, Rubem Dutra RibeiroCPF:43036139087http://buscatextual.cnpq.br/buscatextual/visualizacv.do?id=K4790525Y9CPF:61801500010http://buscatextual.cnpq.br/buscatextual/visualizacv.do?id=K4775785A3Cargnini, Luís Vitório2015-04-14T13:56:40Z2007-10-222007-03-23CARGNINI, Luís Vitório. Estudo e desenvolvimento em hardware de códigos corretores de erros. 2007. 8 f. Dissertação (Mestrado em Engenharia Elétrica) - Pontifícia Universidade Católica do Rio Grande do Sul, Porto Alegre, 2007.http://tede2.pucrs.br/tede2/handle/tede/3094Made available in DSpace on 2015-04-14T13:56:40Z (GMT). No. of bitstreams: 1 395854.pdf: 149991 bytes, checksum: 6415bcb468ede2e6d221f3cc0e1c7dda (MD5) Previous issue date: 2007-03-23Neste trabalho foram desenvolvidos códigos corretores de erros, como Base-Chaudhuri-Hocquenghem (BCH) e o Reed-Solomon (RS). Os codificadores BCH foram implementados diretamente de suas abordagens algébricas, empregando como ferramenta uma linguagem de descrição de hardware (VHDL), bem como a implementação de um protótipo utilizando Field Programable Gate Arrays (FPGA). Os resultados obtidos demonstraram claramente que o desempenho destes algoritmos de codificação aumentam consideravelmente, tanto no aspecto de velocidade de execução, quanto a área ocupada do dispositivo FPGA. O sucesso deste trabalho não está na implementação em FPGA destes codificadores, uma vez que existem no mercado e na academia várias realizações similares, mas no fato de empregar como abordagem de implementação e desenvolvimento dos codificadores a formulação algébrica original, isto é, sem o emprego de algoritmos iterativos usuais (seqüenciais) na implementação do BCH. Não obstante, com os resultados do BCH algébrico propõe-se um novo código para símbolos, que será apresentado como uma nova alternativa ao Reed-Solomon, por superá-lo, tanto em tempo de codificação, como área para ser implementado. Assim, este trabalho prova que, com o avanço dos recursos de prototipação e desenvolvimento de tecnologias VLSI, e com a descrição em hardware do código na sua formulação algébrica original, obtém-se um sistema com impressionante desempenho, resultante da mudança de paradigma, baseado até o momento em processamento seqüencial polinomial, para um novo paradigma de paralelismo de hardware, executando o modelo algébrico do código.application/pdfhttp://tede2.pucrs.br:80/tede2/retrieve/11974/395854.pdf.jpgporPontifícia Universidade Católica do Rio Grande do SulPrograma de Pós-Graduação em Engenharia ElétricaPUCRSBRFaculdade de EngenhariaINFORMÁTICAFPGACIRCUITOS INTEGRADOS - INTEGRAÇÃO EM ESCALA MUITO AMPLACNPQ::ENGENHARIAS::ENGENHARIA ELETRICAEstudo e desenvolvimento em hardware de códigos corretores de errosinfo:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/masterThesis207662918905964549500600-655770572761439785info:eu-repo/semantics/openAccessreponame:Biblioteca Digital de Teses e Dissertações da PUC_RSinstname:Pontifícia Universidade Católica do Rio Grande do Sul (PUCRS)instacron:PUC_RSTHUMBNAIL395854.pdf.jpg395854.pdf.jpgimage/jpeg2533http://tede2.pucrs.br/tede2/bitstream/tede/3094/3/395854.pdf.jpg5d98039f07c16d95f64392dfab7b4b36MD53TEXT395854.pdf.txt395854.pdf.txttext/plain9568http://tede2.pucrs.br/tede2/bitstream/tede/3094/2/395854.pdf.txt6e404910fc25e707c022f0168679ced7MD52ORIGINAL395854.pdfapplication/pdf149991http://tede2.pucrs.br/tede2/bitstream/tede/3094/1/395854.pdf6415bcb468ede2e6d221f3cc0e1c7ddaMD51tede/30942015-04-17 16:03:35.928oai:tede2.pucrs.br:tede/3094Biblioteca Digital de Teses e Dissertaçõeshttp://tede2.pucrs.br/tede2/PRIhttps://tede2.pucrs.br/oai/requestbiblioteca.central@pucrs.br||opendoar:2015-04-17T19:03:35Biblioteca Digital de Teses e Dissertações da PUC_RS - Pontifícia Universidade Católica do Rio Grande do Sul (PUCRS)false |
dc.title.por.fl_str_mv |
Estudo e desenvolvimento em hardware de códigos corretores de erros |
title |
Estudo e desenvolvimento em hardware de códigos corretores de erros |
spellingShingle |
Estudo e desenvolvimento em hardware de códigos corretores de erros Cargnini, Luís Vitório INFORMÁTICA FPGA CIRCUITOS INTEGRADOS - INTEGRAÇÃO EM ESCALA MUITO AMPLA CNPQ::ENGENHARIAS::ENGENHARIA ELETRICA |
title_short |
Estudo e desenvolvimento em hardware de códigos corretores de erros |
title_full |
Estudo e desenvolvimento em hardware de códigos corretores de erros |
title_fullStr |
Estudo e desenvolvimento em hardware de códigos corretores de erros |
title_full_unstemmed |
Estudo e desenvolvimento em hardware de códigos corretores de erros |
title_sort |
Estudo e desenvolvimento em hardware de códigos corretores de erros |
author |
Cargnini, Luís Vitório |
author_facet |
Cargnini, Luís Vitório |
author_role |
author |
dc.contributor.advisor1.fl_str_mv |
Fagundes, Rubem Dutra Ribeiro |
dc.contributor.advisor1ID.fl_str_mv |
CPF:43036139087 |
dc.contributor.advisor1Lattes.fl_str_mv |
http://buscatextual.cnpq.br/buscatextual/visualizacv.do?id=K4790525Y9 |
dc.contributor.authorID.fl_str_mv |
CPF:61801500010 |
dc.contributor.authorLattes.fl_str_mv |
http://buscatextual.cnpq.br/buscatextual/visualizacv.do?id=K4775785A3 |
dc.contributor.author.fl_str_mv |
Cargnini, Luís Vitório |
contributor_str_mv |
Fagundes, Rubem Dutra Ribeiro |
dc.subject.por.fl_str_mv |
INFORMÁTICA FPGA CIRCUITOS INTEGRADOS - INTEGRAÇÃO EM ESCALA MUITO AMPLA |
topic |
INFORMÁTICA FPGA CIRCUITOS INTEGRADOS - INTEGRAÇÃO EM ESCALA MUITO AMPLA CNPQ::ENGENHARIAS::ENGENHARIA ELETRICA |
dc.subject.cnpq.fl_str_mv |
CNPQ::ENGENHARIAS::ENGENHARIA ELETRICA |
description |
Neste trabalho foram desenvolvidos códigos corretores de erros, como Base-Chaudhuri-Hocquenghem (BCH) e o Reed-Solomon (RS). Os codificadores BCH foram implementados diretamente de suas abordagens algébricas, empregando como ferramenta uma linguagem de descrição de hardware (VHDL), bem como a implementação de um protótipo utilizando Field Programable Gate Arrays (FPGA). Os resultados obtidos demonstraram claramente que o desempenho destes algoritmos de codificação aumentam consideravelmente, tanto no aspecto de velocidade de execução, quanto a área ocupada do dispositivo FPGA. O sucesso deste trabalho não está na implementação em FPGA destes codificadores, uma vez que existem no mercado e na academia várias realizações similares, mas no fato de empregar como abordagem de implementação e desenvolvimento dos codificadores a formulação algébrica original, isto é, sem o emprego de algoritmos iterativos usuais (seqüenciais) na implementação do BCH. Não obstante, com os resultados do BCH algébrico propõe-se um novo código para símbolos, que será apresentado como uma nova alternativa ao Reed-Solomon, por superá-lo, tanto em tempo de codificação, como área para ser implementado. Assim, este trabalho prova que, com o avanço dos recursos de prototipação e desenvolvimento de tecnologias VLSI, e com a descrição em hardware do código na sua formulação algébrica original, obtém-se um sistema com impressionante desempenho, resultante da mudança de paradigma, baseado até o momento em processamento seqüencial polinomial, para um novo paradigma de paralelismo de hardware, executando o modelo algébrico do código. |
publishDate |
2007 |
dc.date.available.fl_str_mv |
2007-10-22 |
dc.date.issued.fl_str_mv |
2007-03-23 |
dc.date.accessioned.fl_str_mv |
2015-04-14T13:56:40Z |
dc.type.status.fl_str_mv |
info:eu-repo/semantics/publishedVersion |
dc.type.driver.fl_str_mv |
info:eu-repo/semantics/masterThesis |
format |
masterThesis |
status_str |
publishedVersion |
dc.identifier.citation.fl_str_mv |
CARGNINI, Luís Vitório. Estudo e desenvolvimento em hardware de códigos corretores de erros. 2007. 8 f. Dissertação (Mestrado em Engenharia Elétrica) - Pontifícia Universidade Católica do Rio Grande do Sul, Porto Alegre, 2007. |
dc.identifier.uri.fl_str_mv |
http://tede2.pucrs.br/tede2/handle/tede/3094 |
identifier_str_mv |
CARGNINI, Luís Vitório. Estudo e desenvolvimento em hardware de códigos corretores de erros. 2007. 8 f. Dissertação (Mestrado em Engenharia Elétrica) - Pontifícia Universidade Católica do Rio Grande do Sul, Porto Alegre, 2007. |
url |
http://tede2.pucrs.br/tede2/handle/tede/3094 |
dc.language.iso.fl_str_mv |
por |
language |
por |
dc.relation.program.fl_str_mv |
207662918905964549 |
dc.relation.confidence.fl_str_mv |
500 600 |
dc.relation.department.fl_str_mv |
-655770572761439785 |
dc.rights.driver.fl_str_mv |
info:eu-repo/semantics/openAccess |
eu_rights_str_mv |
openAccess |
dc.format.none.fl_str_mv |
application/pdf |
dc.publisher.none.fl_str_mv |
Pontifícia Universidade Católica do Rio Grande do Sul |
dc.publisher.program.fl_str_mv |
Programa de Pós-Graduação em Engenharia Elétrica |
dc.publisher.initials.fl_str_mv |
PUCRS |
dc.publisher.country.fl_str_mv |
BR |
dc.publisher.department.fl_str_mv |
Faculdade de Engenharia |
publisher.none.fl_str_mv |
Pontifícia Universidade Católica do Rio Grande do Sul |
dc.source.none.fl_str_mv |
reponame:Biblioteca Digital de Teses e Dissertações da PUC_RS instname:Pontifícia Universidade Católica do Rio Grande do Sul (PUCRS) instacron:PUC_RS |
instname_str |
Pontifícia Universidade Católica do Rio Grande do Sul (PUCRS) |
instacron_str |
PUC_RS |
institution |
PUC_RS |
reponame_str |
Biblioteca Digital de Teses e Dissertações da PUC_RS |
collection |
Biblioteca Digital de Teses e Dissertações da PUC_RS |
bitstream.url.fl_str_mv |
http://tede2.pucrs.br/tede2/bitstream/tede/3094/3/395854.pdf.jpg http://tede2.pucrs.br/tede2/bitstream/tede/3094/2/395854.pdf.txt http://tede2.pucrs.br/tede2/bitstream/tede/3094/1/395854.pdf |
bitstream.checksum.fl_str_mv |
5d98039f07c16d95f64392dfab7b4b36 6e404910fc25e707c022f0168679ced7 6415bcb468ede2e6d221f3cc0e1c7dda |
bitstream.checksumAlgorithm.fl_str_mv |
MD5 MD5 MD5 |
repository.name.fl_str_mv |
Biblioteca Digital de Teses e Dissertações da PUC_RS - Pontifícia Universidade Católica do Rio Grande do Sul (PUCRS) |
repository.mail.fl_str_mv |
biblioteca.central@pucrs.br|| |
_version_ |
1799765291075371008 |