Development of a test methodology for FinFET-Based SRAMs

• Autor(a) principal: Medeiros, Guilherme Cardoso
• Data de Publicação: 2017
• Tipo de documento: Dissertação
• Idioma: eng
• Título da fonte: Biblioteca Digital de Teses e Dissertações da PUC_RS
• Texto Completo: http://tede2.pucrs.br/tede2/handle/tede/7647
• topic: FinFET; SRAM; Resistive Defects; Process Variation; Memórias SRAM; Defeitos Resistivos; Processo de Variação; ENGENHARIAS

Miniaturização tem sido adotada como o principal objetivo da indústria de Circuitos Integrados (CIs) nos últimos anos, uma vez que agrega muitos benefícios tais como desempenho, maior densidade, e baixo consumo de energia. Junto com a miniaturização da tecnologia CMOS, o aumento na quantidade de dados a serem armazenados no chip causaram a ampliação do espaço ocupado por memórias do tipo Static Random-Access Memory (SRAM) em System-on-Chips (SoCs). Tal miniaturização e evolução da nanotecnologia proporcionou muitas revoluções na indústria de semicondutores, tornando necessário também a melhoria no processo de fabricação de CIs. Devido a sensibilidade causada pela miniaturização e pelas variabilidades de processo de fabricação, eventuais defeitos introduzidos durante fabricação podem danificar o CI, afetando o nível de confiabilidade do CI e causando perdas no rendimento por die fabricado. A miniaturização adotada pela indústria de semicondutores impulsionou a pesquisa de novas tecnologias visando a substituição de transistores do tipo CMOS. Transistores FinFETs, devido a suas propriedades elétricas superiores, emergiram como a tecnologia a ser adotada pela indústria. Com a fabricação de memórias utilizando a tecnologia FinFET, surge a preocupação com testes de memória, uma vez que modelos de falhas e metodologias de teste utilizados para tecnologias planares podem não ser suficientes para detectarem todos os defeitos presented em tecnologias multi-gate. Uma vez que esta nova tecnologia pode ser afetada por novos tipos de falhas, testes que dependem da execução de operações, métodos de endereçamento, checagem de padrões, e outros tipos de condições de estímulo, podem deixar de serem estratégias confiáveis para o teste dos mesmos. Neste contexto, este trabalho de mestrado propõe uma metodologia baseada em hardware para testar memórias em FinFET que monitore parâmetros do bloco de memória e gere sinais baseados nessas características. Através do uso de sensores que monitoram os parâmetros do circuito (como consumo de corrente, tensão nas bit lines) e detectam mudanças dos padrões monitorados, os sensores criam pulsos que representam essas variações. Esses pulsos são modulados usando técnicas de modulação. Uma vez que defeitos resistivos alteram os parâmetros monitorados, células afetadas por esses defeitos apresentam diferentes sinais modulados, validando a metodologia proposta e permitindo a detecção destes defeitos e consequentemente aumentando o yield de fabricação e a confiabilidade do circuito ao longo da sua vida. A metodologia baseada em hardware proposta neste trabalho foi implementada utilizando sensores integrados no próprio CI, e foi dividida em duas abordagens: monitoramento de consumo de corrente e monitoramento da tensão nas bit lines. Cada abordagem foi validada com a injeção de 12 defeitos resistivos de diferentes naturezas e localizações, a após validados considerando diferentes temperaturas de operação e o impacto da variação de processo de fabricação.