Gerador de padrões de vídeo UHD utilizando HDL (Verilog)

Detalhes bibliográficos
Autor(a) principal: Júnio Duarte Lopes Parente
Data de Publicação: 2019
Tipo de documento: Dissertação
Idioma: por
Título da fonte: Repositório Científico de Acesso Aberto de Portugal (Repositórios Cientìficos)
Texto Completo: https://hdl.handle.net/10216/121199
Resumo: The present dissertation consists of the implementation in a FPGA, using HDL (Verilog) and existing IP Cores, of a Video Pattern Generator for high resolutions as is the case of 4K and 8K, at 60 frames per second (fps). The frames generated by the Video Pattern Generatore are sent to the SDI interface and are used multilink techniques to be able to send a higher data rate that could not be transmitted through a single link.
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