Arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware
Autor(a) principal: | |
---|---|
Data de Publicação: | 2009 |
Outros Autores: | |
Tipo de documento: | Artigo |
Idioma: | por |
Título da fonte: | Sba: Controle & Automação Sociedade Brasileira de Automatica |
Texto Completo: | http://old.scielo.br/scielo.php?script=sci_arttext&pid=S0103-17592009000100002 |
Resumo: | Uma arquitetura reconfigurável e multiprocessada para a implementação física de Redes de Petri foi desenvolvida em VHDL e mapeada sobre um FPGA. Convencionalmente, as Redes de Petri são transformadas em uma linguagem de descrição de hardware no nível de transferências entre registradores e um processo de síntese de alto nível é utilizado para gerar as funções booleanas e tabelas de transição de estado para que se possa, finalmente, mapeá-las num FPGA (Morris et al., 2000) (Soto and Pereira, 2001). A arquitetura proposta possui blocos lógicos reconfiguráveis desenvolvidos exclusivamente para a implementação dos lugares e das transições da rede, não sendo necessária a descrição da rede em níveis de abstração intermediários e nem a utilização de um processo de síntese para realizar o mapeamento da rede na arquitetura. A arquitetura permite o mapeamento de modelos de Redes de Petri com diferenciação entre as marcas e associação de tempo no disparo das transições, sendo composta por um arranjo de processadores reconfiguráveis, cada um dos quais representando o comportamento de uma transição da Rede de Petri a ser mapeada e por um sistema de comunicação, implementado por um conjunto de roteadores que são capazes de enviar pacotes de dados de um processador reconfigurável a outro. A arquitetura proposta foi validada num FPGA de 10.570 elementos lógicos com uma topologia que permitiu a implementação de Redes de Petri de até 9 transições e 36 lugares, atingindo uma latência de 15,4ns e uma vazão de até 17,12GB/s com uma freqüência de operação de 64,58MHz. |
id |
SBA-2_b46130b7d9aee90845dea63ef5d3bd26 |
---|---|
oai_identifier_str |
oai:scielo:S0103-17592009000100002 |
network_acronym_str |
SBA-2 |
network_name_str |
Sba: Controle & Automação Sociedade Brasileira de Automatica |
repository_id_str |
|
spelling |
Arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardwareArquitetura ReconfigurávelFPGASíntese de SistemasRedes de PetriUma arquitetura reconfigurável e multiprocessada para a implementação física de Redes de Petri foi desenvolvida em VHDL e mapeada sobre um FPGA. Convencionalmente, as Redes de Petri são transformadas em uma linguagem de descrição de hardware no nível de transferências entre registradores e um processo de síntese de alto nível é utilizado para gerar as funções booleanas e tabelas de transição de estado para que se possa, finalmente, mapeá-las num FPGA (Morris et al., 2000) (Soto and Pereira, 2001). A arquitetura proposta possui blocos lógicos reconfiguráveis desenvolvidos exclusivamente para a implementação dos lugares e das transições da rede, não sendo necessária a descrição da rede em níveis de abstração intermediários e nem a utilização de um processo de síntese para realizar o mapeamento da rede na arquitetura. A arquitetura permite o mapeamento de modelos de Redes de Petri com diferenciação entre as marcas e associação de tempo no disparo das transições, sendo composta por um arranjo de processadores reconfiguráveis, cada um dos quais representando o comportamento de uma transição da Rede de Petri a ser mapeada e por um sistema de comunicação, implementado por um conjunto de roteadores que são capazes de enviar pacotes de dados de um processador reconfigurável a outro. A arquitetura proposta foi validada num FPGA de 10.570 elementos lógicos com uma topologia que permitiu a implementação de Redes de Petri de até 9 transições e 36 lugares, atingindo uma latência de 15,4ns e uma vazão de até 17,12GB/s com uma freqüência de operação de 64,58MHz.Sociedade Brasileira de Automática2009-03-01info:eu-repo/semantics/articleinfo:eu-repo/semantics/publishedVersiontext/htmlhttp://old.scielo.br/scielo.php?script=sci_arttext&pid=S0103-17592009000100002Sba: Controle & Automação Sociedade Brasileira de Automatica v.20 n.1 2009reponame:Sba: Controle & Automação Sociedade Brasileira de Automaticainstname:Sociedade Brasileira de Automática (SBA)instacron:SBA10.1590/S0103-17592009000100002info:eu-repo/semantics/openAccessOliveira,Tiago deMarranghello,Norianpor2009-02-27T00:00:00Zoai:scielo:S0103-17592009000100002Revistahttps://www.sba.org.br/revista/PUBhttps://old.scielo.br/oai/scielo-oai.php||revista_sba@fee.unicamp.br1807-03450103-1759opendoar:2009-02-27T00:00Sba: Controle & Automação Sociedade Brasileira de Automatica - Sociedade Brasileira de Automática (SBA)false |
dc.title.none.fl_str_mv |
Arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware |
title |
Arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware |
spellingShingle |
Arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware Oliveira,Tiago de Arquitetura Reconfigurável FPGA Síntese de Sistemas Redes de Petri |
title_short |
Arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware |
title_full |
Arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware |
title_fullStr |
Arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware |
title_full_unstemmed |
Arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware |
title_sort |
Arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware |
author |
Oliveira,Tiago de |
author_facet |
Oliveira,Tiago de Marranghello,Norian |
author_role |
author |
author2 |
Marranghello,Norian |
author2_role |
author |
dc.contributor.author.fl_str_mv |
Oliveira,Tiago de Marranghello,Norian |
dc.subject.por.fl_str_mv |
Arquitetura Reconfigurável FPGA Síntese de Sistemas Redes de Petri |
topic |
Arquitetura Reconfigurável FPGA Síntese de Sistemas Redes de Petri |
description |
Uma arquitetura reconfigurável e multiprocessada para a implementação física de Redes de Petri foi desenvolvida em VHDL e mapeada sobre um FPGA. Convencionalmente, as Redes de Petri são transformadas em uma linguagem de descrição de hardware no nível de transferências entre registradores e um processo de síntese de alto nível é utilizado para gerar as funções booleanas e tabelas de transição de estado para que se possa, finalmente, mapeá-las num FPGA (Morris et al., 2000) (Soto and Pereira, 2001). A arquitetura proposta possui blocos lógicos reconfiguráveis desenvolvidos exclusivamente para a implementação dos lugares e das transições da rede, não sendo necessária a descrição da rede em níveis de abstração intermediários e nem a utilização de um processo de síntese para realizar o mapeamento da rede na arquitetura. A arquitetura permite o mapeamento de modelos de Redes de Petri com diferenciação entre as marcas e associação de tempo no disparo das transições, sendo composta por um arranjo de processadores reconfiguráveis, cada um dos quais representando o comportamento de uma transição da Rede de Petri a ser mapeada e por um sistema de comunicação, implementado por um conjunto de roteadores que são capazes de enviar pacotes de dados de um processador reconfigurável a outro. A arquitetura proposta foi validada num FPGA de 10.570 elementos lógicos com uma topologia que permitiu a implementação de Redes de Petri de até 9 transições e 36 lugares, atingindo uma latência de 15,4ns e uma vazão de até 17,12GB/s com uma freqüência de operação de 64,58MHz. |
publishDate |
2009 |
dc.date.none.fl_str_mv |
2009-03-01 |
dc.type.driver.fl_str_mv |
info:eu-repo/semantics/article |
dc.type.status.fl_str_mv |
info:eu-repo/semantics/publishedVersion |
format |
article |
status_str |
publishedVersion |
dc.identifier.uri.fl_str_mv |
http://old.scielo.br/scielo.php?script=sci_arttext&pid=S0103-17592009000100002 |
url |
http://old.scielo.br/scielo.php?script=sci_arttext&pid=S0103-17592009000100002 |
dc.language.iso.fl_str_mv |
por |
language |
por |
dc.relation.none.fl_str_mv |
10.1590/S0103-17592009000100002 |
dc.rights.driver.fl_str_mv |
info:eu-repo/semantics/openAccess |
eu_rights_str_mv |
openAccess |
dc.format.none.fl_str_mv |
text/html |
dc.publisher.none.fl_str_mv |
Sociedade Brasileira de Automática |
publisher.none.fl_str_mv |
Sociedade Brasileira de Automática |
dc.source.none.fl_str_mv |
Sba: Controle & Automação Sociedade Brasileira de Automatica v.20 n.1 2009 reponame:Sba: Controle & Automação Sociedade Brasileira de Automatica instname:Sociedade Brasileira de Automática (SBA) instacron:SBA |
instname_str |
Sociedade Brasileira de Automática (SBA) |
instacron_str |
SBA |
institution |
SBA |
reponame_str |
Sba: Controle & Automação Sociedade Brasileira de Automatica |
collection |
Sba: Controle & Automação Sociedade Brasileira de Automatica |
repository.name.fl_str_mv |
Sba: Controle & Automação Sociedade Brasileira de Automatica - Sociedade Brasileira de Automática (SBA) |
repository.mail.fl_str_mv |
||revista_sba@fee.unicamp.br |
_version_ |
1754824564840333312 |