Suporte especializado de hardware para geração automática de loop pipelining em FPGAS

Detalhes bibliográficos
Autor(a) principal: Souza, Guilherme Stefano Silva de
Data de Publicação: 2014
Tipo de documento: Dissertação
Idioma: por
Título da fonte: Repositório Institucional da UFSCAR
Texto Completo: https://repositorio.ufscar.br/handle/ufscar/7163
Resumo: Loop pipelining is a technique that may offer significant performance improvements, being employed not only in conventional compilation targeting microprocessors, but also by High Level Synthesis (HLS) tools, targeting heterogeneous architectures and hardware accelerators. This work presents a specialized hardware support aiming at facilitate compilation tasks for HLS tools, along with potential advantages in execution performance and total silicon area employed. Two specialized hardware modules are presented: a queue register file and an instruction predication control module.
id SCAR_bc540f01a128d33dd402ec669ae250fc
oai_identifier_str oai:repositorio.ufscar.br:ufscar/7163
network_acronym_str SCAR
network_name_str Repositório Institucional da UFSCAR
repository_id_str 4322
spelling Souza, Guilherme Stefano Silva deFernandes, Márcio Merinohttp://lattes.cnpq.br/7278634019537967http://lattes.cnpq.br/957925166729149459ec8118-8e88-42bc-8a5f-e9be819871fe2016-09-15T13:35:30Z2016-09-15T13:35:30Z2014-11-19SOUZA, Guilherme Stefano Silva de. Suporte especializado de hardware para geração automática de loop pipelining em FPGAS. 2014. Dissertação (Mestrado em Ciência da Computação) – Universidade Federal de São Carlos, São Carlos, 2014. Disponível em: https://repositorio.ufscar.br/handle/ufscar/7163.https://repositorio.ufscar.br/handle/ufscar/7163Loop pipelining is a technique that may offer significant performance improvements, being employed not only in conventional compilation targeting microprocessors, but also by High Level Synthesis (HLS) tools, targeting heterogeneous architectures and hardware accelerators. This work presents a specialized hardware support aiming at facilitate compilation tasks for HLS tools, along with potential advantages in execution performance and total silicon area employed. Two specialized hardware modules are presented: a queue register file and an instruction predication control module.O desempenho na execução de programas, que é cada vez mais uma prioridade, pode ter uma melhora significativa por meio do uso de paralelismo em nível de instrução (ILP). Uma técnica que utiliza o ILP e propicia ganhos de desempenho significativos é o loop pipelining, sendo usado não apenas por compiladores para microprocessadores, mas também por ferramentas de Síntese de Alto Nível (HLS), visando arquiteturas heterogêneas e aceleradores de hardware. Neste trabalho é apresentado o projeto e implementação de estruturas de hardware especializadas, objetivando-se em solucionar o problema de sobreposição de valores que ocorre no loop pipelining, facilitar tarefas de compilaçãoo em ferramentas HLS e diminuir a repetição de código. Além disso, ganhos potenciais de desempenho e área de silício total podem ser alcançados como resultado do uso das estruturas propostas. Serão apresentados: um arquivo de registradores baseado em filas e um módulo de controle para a execução de instruções predicadas.Não recebi financiamentoporUniversidade Federal de São CarlosCâmpus São CarlosPrograma de Pós-Graduação em Ciência da Computação - PPGCCUFSCarLoop PipeliningSoftware PipeliningQueued Register FileModulo SchedulingRegister FilesQueuePredicated InstructionsEscalonamento de MóduloQRFArquivos de RegistradoresFilasInstruções PredicadasCIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAOSuporte especializado de hardware para geração automática de loop pipelining em FPGASinfo:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/masterThesisOnline60060068926160-d088-4b58-be41-fca9b1e8376einfo:eu-repo/semantics/openAccessreponame:Repositório Institucional da UFSCARinstname:Universidade Federal de São Carlos (UFSCAR)instacron:UFSCARORIGINALDissGSSS.pdfDissGSSS.pdfapplication/pdf12761989https://repositorio.ufscar.br/bitstream/ufscar/7163/1/DissGSSS.pdf9e4c2b4e76a2502af072064ed081eec1MD51LICENSElicense.txtlicense.txttext/plain; charset=utf-81957https://repositorio.ufscar.br/bitstream/ufscar/7163/2/license.txtae0398b6f8b235e40ad82cba6c50031dMD52TEXTDissGSSS.pdf.txtDissGSSS.pdf.txtExtracted texttext/plain384354https://repositorio.ufscar.br/bitstream/ufscar/7163/3/DissGSSS.pdf.txt28753e238ba34c2d86eb00e488b9e206MD53THUMBNAILDissGSSS.pdf.jpgDissGSSS.pdf.jpgIM Thumbnailimage/jpeg7933https://repositorio.ufscar.br/bitstream/ufscar/7163/4/DissGSSS.pdf.jpg876de61d8f3bf6d7dd4818ac337b8e25MD54ufscar/71632023-09-18 18:30:46.767oai:repositorio.ufscar.br:ufscar/7163TElDRU7Dh0EgREUgRElTVFJJQlVJw4fDg08gTsODTy1FWENMVVNJVkEKCkNvbSBhIGFwcmVzZW50YcOnw6NvIGRlc3RhIGxpY2Vuw6dhLCB2b2PDqiAobyBhdXRvciAoZXMpIG91IG8gdGl0dWxhciBkb3MgZGlyZWl0b3MgZGUgYXV0b3IpIGNvbmNlZGUgw6AgVW5pdmVyc2lkYWRlCkZlZGVyYWwgZGUgU8OjbyBDYXJsb3MgbyBkaXJlaXRvIG7Do28tZXhjbHVzaXZvIGRlIHJlcHJvZHV6aXIsICB0cmFkdXppciAoY29uZm9ybWUgZGVmaW5pZG8gYWJhaXhvKSwgZS9vdQpkaXN0cmlidWlyIGEgc3VhIHRlc2Ugb3UgZGlzc2VydGHDp8OjbyAoaW5jbHVpbmRvIG8gcmVzdW1vKSBwb3IgdG9kbyBvIG11bmRvIG5vIGZvcm1hdG8gaW1wcmVzc28gZSBlbGV0csO0bmljbyBlCmVtIHF1YWxxdWVyIG1laW8sIGluY2x1aW5kbyBvcyBmb3JtYXRvcyDDoXVkaW8gb3UgdsOtZGVvLgoKVm9jw6ogY29uY29yZGEgcXVlIGEgVUZTQ2FyIHBvZGUsIHNlbSBhbHRlcmFyIG8gY29udGXDumRvLCB0cmFuc3BvciBhIHN1YSB0ZXNlIG91IGRpc3NlcnRhw6fDo28KcGFyYSBxdWFscXVlciBtZWlvIG91IGZvcm1hdG8gcGFyYSBmaW5zIGRlIHByZXNlcnZhw6fDo28uCgpWb2PDqiB0YW1iw6ltIGNvbmNvcmRhIHF1ZSBhIFVGU0NhciBwb2RlIG1hbnRlciBtYWlzIGRlIHVtYSBjw7NwaWEgYSBzdWEgdGVzZSBvdQpkaXNzZXJ0YcOnw6NvIHBhcmEgZmlucyBkZSBzZWd1cmFuw6dhLCBiYWNrLXVwIGUgcHJlc2VydmHDp8Ojby4KClZvY8OqIGRlY2xhcmEgcXVlIGEgc3VhIHRlc2Ugb3UgZGlzc2VydGHDp8OjbyDDqSBvcmlnaW5hbCBlIHF1ZSB2b2PDqiB0ZW0gbyBwb2RlciBkZSBjb25jZWRlciBvcyBkaXJlaXRvcyBjb250aWRvcwpuZXN0YSBsaWNlbsOnYS4gVm9jw6ogdGFtYsOpbSBkZWNsYXJhIHF1ZSBvIGRlcMOzc2l0byBkYSBzdWEgdGVzZSBvdSBkaXNzZXJ0YcOnw6NvIG7Do28sIHF1ZSBzZWphIGRlIHNldQpjb25oZWNpbWVudG8sIGluZnJpbmdlIGRpcmVpdG9zIGF1dG9yYWlzIGRlIG5pbmd1w6ltLgoKQ2FzbyBhIHN1YSB0ZXNlIG91IGRpc3NlcnRhw6fDo28gY29udGVuaGEgbWF0ZXJpYWwgcXVlIHZvY8OqIG7Do28gcG9zc3VpIGEgdGl0dWxhcmlkYWRlIGRvcyBkaXJlaXRvcyBhdXRvcmFpcywgdm9jw6oKZGVjbGFyYSBxdWUgb2J0ZXZlIGEgcGVybWlzc8OjbyBpcnJlc3RyaXRhIGRvIGRldGVudG9yIGRvcyBkaXJlaXRvcyBhdXRvcmFpcyBwYXJhIGNvbmNlZGVyIMOgIFVGU0NhcgpvcyBkaXJlaXRvcyBhcHJlc2VudGFkb3MgbmVzdGEgbGljZW7Dp2EsIGUgcXVlIGVzc2UgbWF0ZXJpYWwgZGUgcHJvcHJpZWRhZGUgZGUgdGVyY2Vpcm9zIGVzdMOhIGNsYXJhbWVudGUKaWRlbnRpZmljYWRvIGUgcmVjb25oZWNpZG8gbm8gdGV4dG8gb3Ugbm8gY29udGXDumRvIGRhIHRlc2Ugb3UgZGlzc2VydGHDp8OjbyBvcmEgZGVwb3NpdGFkYS4KCkNBU08gQSBURVNFIE9VIERJU1NFUlRBw4fDg08gT1JBIERFUE9TSVRBREEgVEVOSEEgU0lETyBSRVNVTFRBRE8gREUgVU0gUEFUUk9Dw41OSU8gT1UKQVBPSU8gREUgVU1BIEFHw4pOQ0lBIERFIEZPTUVOVE8gT1UgT1VUUk8gT1JHQU5JU01PIFFVRSBOw4NPIFNFSkEgQSBVRlNDYXIsClZPQ8OKIERFQ0xBUkEgUVVFIFJFU1BFSVRPVSBUT0RPUyBFIFFVQUlTUVVFUiBESVJFSVRPUyBERSBSRVZJU8ODTyBDT01PClRBTULDiU0gQVMgREVNQUlTIE9CUklHQcOHw5VFUyBFWElHSURBUyBQT1IgQ09OVFJBVE8gT1UgQUNPUkRPLgoKQSBVRlNDYXIgc2UgY29tcHJvbWV0ZSBhIGlkZW50aWZpY2FyIGNsYXJhbWVudGUgbyBzZXUgbm9tZSAocykgb3UgbyhzKSBub21lKHMpIGRvKHMpCmRldGVudG9yKGVzKSBkb3MgZGlyZWl0b3MgYXV0b3JhaXMgZGEgdGVzZSBvdSBkaXNzZXJ0YcOnw6NvLCBlIG7Do28gZmFyw6EgcXVhbHF1ZXIgYWx0ZXJhw6fDo28sIGFsw6ltIGRhcXVlbGFzCmNvbmNlZGlkYXMgcG9yIGVzdGEgbGljZW7Dp2EuCg==Repositório InstitucionalPUBhttps://repositorio.ufscar.br/oai/requestopendoar:43222023-09-18T18:30:46Repositório Institucional da UFSCAR - Universidade Federal de São Carlos (UFSCAR)false
dc.title.por.fl_str_mv Suporte especializado de hardware para geração automática de loop pipelining em FPGAS
title Suporte especializado de hardware para geração automática de loop pipelining em FPGAS
spellingShingle Suporte especializado de hardware para geração automática de loop pipelining em FPGAS
Souza, Guilherme Stefano Silva de
Loop Pipelining
Software Pipelining
Queued Register File
Modulo Scheduling
Register Files
Queue
Predicated Instructions
Escalonamento de Módulo
QRF
Arquivos de Registradores
Filas
Instruções Predicadas
CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAO
title_short Suporte especializado de hardware para geração automática de loop pipelining em FPGAS
title_full Suporte especializado de hardware para geração automática de loop pipelining em FPGAS
title_fullStr Suporte especializado de hardware para geração automática de loop pipelining em FPGAS
title_full_unstemmed Suporte especializado de hardware para geração automática de loop pipelining em FPGAS
title_sort Suporte especializado de hardware para geração automática de loop pipelining em FPGAS
author Souza, Guilherme Stefano Silva de
author_facet Souza, Guilherme Stefano Silva de
author_role author
dc.contributor.authorlattes.por.fl_str_mv http://lattes.cnpq.br/9579251667291494
dc.contributor.author.fl_str_mv Souza, Guilherme Stefano Silva de
dc.contributor.advisor1.fl_str_mv Fernandes, Márcio Merino
dc.contributor.advisor1Lattes.fl_str_mv http://lattes.cnpq.br/7278634019537967
dc.contributor.authorID.fl_str_mv 59ec8118-8e88-42bc-8a5f-e9be819871fe
contributor_str_mv Fernandes, Márcio Merino
dc.subject.eng.fl_str_mv Loop Pipelining
Software Pipelining
Queued Register File
Modulo Scheduling
Register Files
Queue
Predicated Instructions
topic Loop Pipelining
Software Pipelining
Queued Register File
Modulo Scheduling
Register Files
Queue
Predicated Instructions
Escalonamento de Módulo
QRF
Arquivos de Registradores
Filas
Instruções Predicadas
CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAO
dc.subject.por.fl_str_mv Escalonamento de Módulo
QRF
Arquivos de Registradores
Filas
Instruções Predicadas
dc.subject.cnpq.fl_str_mv CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAO
description Loop pipelining is a technique that may offer significant performance improvements, being employed not only in conventional compilation targeting microprocessors, but also by High Level Synthesis (HLS) tools, targeting heterogeneous architectures and hardware accelerators. This work presents a specialized hardware support aiming at facilitate compilation tasks for HLS tools, along with potential advantages in execution performance and total silicon area employed. Two specialized hardware modules are presented: a queue register file and an instruction predication control module.
publishDate 2014
dc.date.issued.fl_str_mv 2014-11-19
dc.date.accessioned.fl_str_mv 2016-09-15T13:35:30Z
dc.date.available.fl_str_mv 2016-09-15T13:35:30Z
dc.type.status.fl_str_mv info:eu-repo/semantics/publishedVersion
dc.type.driver.fl_str_mv info:eu-repo/semantics/masterThesis
format masterThesis
status_str publishedVersion
dc.identifier.citation.fl_str_mv SOUZA, Guilherme Stefano Silva de. Suporte especializado de hardware para geração automática de loop pipelining em FPGAS. 2014. Dissertação (Mestrado em Ciência da Computação) – Universidade Federal de São Carlos, São Carlos, 2014. Disponível em: https://repositorio.ufscar.br/handle/ufscar/7163.
dc.identifier.uri.fl_str_mv https://repositorio.ufscar.br/handle/ufscar/7163
identifier_str_mv SOUZA, Guilherme Stefano Silva de. Suporte especializado de hardware para geração automática de loop pipelining em FPGAS. 2014. Dissertação (Mestrado em Ciência da Computação) – Universidade Federal de São Carlos, São Carlos, 2014. Disponível em: https://repositorio.ufscar.br/handle/ufscar/7163.
url https://repositorio.ufscar.br/handle/ufscar/7163
dc.language.iso.fl_str_mv por
language por
dc.relation.confidence.fl_str_mv 600
600
dc.relation.authority.fl_str_mv 68926160-d088-4b58-be41-fca9b1e8376e
dc.rights.driver.fl_str_mv info:eu-repo/semantics/openAccess
eu_rights_str_mv openAccess
dc.publisher.none.fl_str_mv Universidade Federal de São Carlos
Câmpus São Carlos
dc.publisher.program.fl_str_mv Programa de Pós-Graduação em Ciência da Computação - PPGCC
dc.publisher.initials.fl_str_mv UFSCar
publisher.none.fl_str_mv Universidade Federal de São Carlos
Câmpus São Carlos
dc.source.none.fl_str_mv reponame:Repositório Institucional da UFSCAR
instname:Universidade Federal de São Carlos (UFSCAR)
instacron:UFSCAR
instname_str Universidade Federal de São Carlos (UFSCAR)
instacron_str UFSCAR
institution UFSCAR
reponame_str Repositório Institucional da UFSCAR
collection Repositório Institucional da UFSCAR
bitstream.url.fl_str_mv https://repositorio.ufscar.br/bitstream/ufscar/7163/1/DissGSSS.pdf
https://repositorio.ufscar.br/bitstream/ufscar/7163/2/license.txt
https://repositorio.ufscar.br/bitstream/ufscar/7163/3/DissGSSS.pdf.txt
https://repositorio.ufscar.br/bitstream/ufscar/7163/4/DissGSSS.pdf.jpg
bitstream.checksum.fl_str_mv 9e4c2b4e76a2502af072064ed081eec1
ae0398b6f8b235e40ad82cba6c50031d
28753e238ba34c2d86eb00e488b9e206
876de61d8f3bf6d7dd4818ac337b8e25
bitstream.checksumAlgorithm.fl_str_mv MD5
MD5
MD5
MD5
repository.name.fl_str_mv Repositório Institucional da UFSCAR - Universidade Federal de São Carlos (UFSCAR)
repository.mail.fl_str_mv
_version_ 1813715557246042112

Registros relacionados