Exploração do algoritmo CORDIC para redução de potência em arquiteturas de transformada rápida de Fourier (FFT)
Autor(a) principal: | |
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Data de Publicação: | 2018 |
Tipo de documento: | Dissertação |
Idioma: | por |
Título da fonte: | Biblioteca Digital de Teses e Dissertações do UCpel |
Texto Completo: | http://tede.ucpel.edu.br:8080/jspui/handle/jspui/779 |
Resumo: | Este trabalho tem por objetivo a exploração do algoritmo de rotação de coordenadas denominado CORDIC (COordinate Rotation Digital Computer) em arquiteturas dedicadas de Transformada Rápida de Fourier (FFT - Fast Fourier Transform). Arquiteturas totalmente sequenciais de diferentes tamanhos (diferentes números de pontos) para projetos específicos de algoritmos FFT são implementadas e comparadas. Nas arquiteturas FFT, o algoritmo CORDIC tem sido amplamente utilizado para a geração dos coeficientes (twiddle factors), visto que esse algoritmo elimina a necessidade de utilização de circuitos multiplicadores, além de reduzir os requerimentos de memória ROM (Read Only Memory). Visto que o twiddle factor é composto por fatores de cossenos e senos, o trabalho explora o relacionamento entre o número de bits e o número de iterações no algoritmo CORDIC para verificar o impacto no consumo de energia em arquiteturas ASIC para funções seno e cosseno. Verificou-se que há uma relação direta entre o número de bits e iterações utilizados pelo CORDIC e o impacto disto em hardware. O melhor ajuste em termos de precisão é dependente de aplicação, ou seja, o número de bits na entrada do circuito e o número de iterações que o CORDIC deve executar estão individualmente relacionados com a precisão exigida pela aplicação final. A partir do espaço de projeto das implementações do algoritmo CORDIC, explora-se o seu uso em arquiteturas FFT sequenciais. A principal finalidade é estabelecer uma metodologia de projeto de baixa potência para arquiteturas FFT a partir do uso do algoritmo CORDIC. Para tal finalidade, foram implementadas FFTs de 32, 64, 128 e 256 pontos com o CORDIC. Os principais resultados mostraram que a utilização do CORDIC é vantajosa quando comparada com a solução de armazenagem clássica explícita dos twiddle factor em todos os cenários. Entretanto, baseado nos resultados obtidos, observou-se que ainda havia oportunidades para melhorias. Foram desenvolvidas então três versões adicionais do CORDIC (v.2, v.3 e v.4) das quais a melhor foi utilizada numa releitura da FFT implementada inicialmente. Os resultados demonstram uma melhora significativa quando utilizadas as versões mais recentes do CORDIC e da FFT. Os resultados também demonstram que o CORDIC é uma alternativa vantajosa quando considerado seu custo área-power em frequências mais baixas de operação |
id |
UCPe_9f97da978ddf38e448ec7c9259127269 |
---|---|
oai_identifier_str |
oai:tede.ucpel.edu.br:jspui/779 |
network_acronym_str |
UCPe |
network_name_str |
Biblioteca Digital de Teses e Dissertações do UCpel |
repository_id_str |
|
spelling |
Exploração do algoritmo CORDIC para redução de potência em arquiteturas de transformada rápida de Fourier (FFT)CORDIC; arquitetura serial; FFT; baixo consumo de potênciaCORDIC; serial architecture; FFT; low power consumptionENGENHARIAS::ENGENHARIA ELETRICAEste trabalho tem por objetivo a exploração do algoritmo de rotação de coordenadas denominado CORDIC (COordinate Rotation Digital Computer) em arquiteturas dedicadas de Transformada Rápida de Fourier (FFT - Fast Fourier Transform). Arquiteturas totalmente sequenciais de diferentes tamanhos (diferentes números de pontos) para projetos específicos de algoritmos FFT são implementadas e comparadas. Nas arquiteturas FFT, o algoritmo CORDIC tem sido amplamente utilizado para a geração dos coeficientes (twiddle factors), visto que esse algoritmo elimina a necessidade de utilização de circuitos multiplicadores, além de reduzir os requerimentos de memória ROM (Read Only Memory). Visto que o twiddle factor é composto por fatores de cossenos e senos, o trabalho explora o relacionamento entre o número de bits e o número de iterações no algoritmo CORDIC para verificar o impacto no consumo de energia em arquiteturas ASIC para funções seno e cosseno. Verificou-se que há uma relação direta entre o número de bits e iterações utilizados pelo CORDIC e o impacto disto em hardware. O melhor ajuste em termos de precisão é dependente de aplicação, ou seja, o número de bits na entrada do circuito e o número de iterações que o CORDIC deve executar estão individualmente relacionados com a precisão exigida pela aplicação final. A partir do espaço de projeto das implementações do algoritmo CORDIC, explora-se o seu uso em arquiteturas FFT sequenciais. A principal finalidade é estabelecer uma metodologia de projeto de baixa potência para arquiteturas FFT a partir do uso do algoritmo CORDIC. Para tal finalidade, foram implementadas FFTs de 32, 64, 128 e 256 pontos com o CORDIC. Os principais resultados mostraram que a utilização do CORDIC é vantajosa quando comparada com a solução de armazenagem clássica explícita dos twiddle factor em todos os cenários. Entretanto, baseado nos resultados obtidos, observou-se que ainda havia oportunidades para melhorias. Foram desenvolvidas então três versões adicionais do CORDIC (v.2, v.3 e v.4) das quais a melhor foi utilizada numa releitura da FFT implementada inicialmente. Os resultados demonstram uma melhora significativa quando utilizadas as versões mais recentes do CORDIC e da FFT. Os resultados também demonstram que o CORDIC é uma alternativa vantajosa quando considerado seu custo área-power em frequências mais baixas de operaçãoThis work explores the use of CORDIC (COordinate Rotation Digital Computer) algorithm in dedicated Fast Fourier Transform (FFT) architectures. Fully sequential architectures of different sizes (different numbers of points) for specific FFT algorithm projects are implemented and compared. The CORDIC algorithm has been widely used in FFT architectures to generate the twiddle factors, since this algorithm eliminates the need to use multiplier circuits, besides reducing the ROM memory requirements. Since the twiddle factors are composed of factors of cosines and sines, the work explores the relationship between the number of bits and the number of iterations in the CORDIC algorithm. The main scope is to verify the impact on energy consumption in ASIC architectures for sine and cosine functions. By the obtained results it has been verified that there is a direct relationship between the number of bits and iterations used by CORDIC and the impact of this on hardware. The best fit regarding accuracy is dependent on the application. In other words, the number of bits at the circuit input and the number of iterations that CORDIC must perform are individually related to the accuracy required by the final application. From the design space enabled by the implementations of the CORDIC algorithm, is explored its use in sequential FFT architectures. The main goal is to establish a low power design methodology for FFT architectures based on the use of the CORDIC algorithm. For this purpose, FFTs of 32, 64, 128 and 256 sizes were implemented with CORDIC. The main results showed that the use of CORDIC is advantageous when compared to the explicit classical twiddle factor storage solution in all scenarios. However, based on the results obtained, it was observed that there were still opportunities for improvement. Three additional CORDIC versions (v.2, v.3 and v.4) were then developed, the best of which was used in a re-reading of the initially implemented FFT. The results demonstrate a significant improvement when using the most recent versions of CORDIC and FFT. The results also demonstrate that CORDIC is an advantageous alternative when considering its area-power cost at lower operating frequencies.Coordenação de Aperfeiçoamento de Pessoal de Nível Superior - CAPESUniversidade Catolica de PelotasCentro de Ciencias Sociais e TecnologicasBrasilUCPelMestrado em Engenharia Eletronica e ComputacaoCosta, Eduardo Antônio Césarhttp://lattes.cnpq.br/9974823066634212Yamin, Adenauer Correahttp://lattes.cnpq.br/8861113953470000Franco, Denishttp://lattes.cnpq.br/5184930755123241Sapper, André Neves2019-05-23T12:01:37Z2018-12-21info:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/masterThesisapplication/pdfSapper, André Neves. Exploração do algoritmo CORDIC para redução de potência em arquiteturas de transformada rápida de Fourier (FFT). 2018. 75 f. Dissertação( Mestrado em Engenharia Eletronica e Computacao) - Universidade Catolica de Pelotas, Pelotas.http://tede.ucpel.edu.br:8080/jspui/handle/jspui/779porinfo:eu-repo/semantics/openAccessreponame:Biblioteca Digital de Teses e Dissertações do UCpelinstname:Universidade Católica de Pelotas (UCPEL)instacron:UCPEL2020-09-29T21:40:08Zoai:tede.ucpel.edu.br:jspui/779Biblioteca Digital de Teses e Dissertaçõeshttp://www2.ufpel.edu.br/tede/http://tede.ucpel.edu.br:8080/oai/requestbiblioteca@ucpel.edu.br||cristiane.chim@ucpel.tche.bropendoar:2020-09-29T21:40:08Biblioteca Digital de Teses e Dissertações do UCpel - Universidade Católica de Pelotas (UCPEL)false |
dc.title.none.fl_str_mv |
Exploração do algoritmo CORDIC para redução de potência em arquiteturas de transformada rápida de Fourier (FFT) |
title |
Exploração do algoritmo CORDIC para redução de potência em arquiteturas de transformada rápida de Fourier (FFT) |
spellingShingle |
Exploração do algoritmo CORDIC para redução de potência em arquiteturas de transformada rápida de Fourier (FFT) Sapper, André Neves CORDIC; arquitetura serial; FFT; baixo consumo de potência CORDIC; serial architecture; FFT; low power consumption ENGENHARIAS::ENGENHARIA ELETRICA |
title_short |
Exploração do algoritmo CORDIC para redução de potência em arquiteturas de transformada rápida de Fourier (FFT) |
title_full |
Exploração do algoritmo CORDIC para redução de potência em arquiteturas de transformada rápida de Fourier (FFT) |
title_fullStr |
Exploração do algoritmo CORDIC para redução de potência em arquiteturas de transformada rápida de Fourier (FFT) |
title_full_unstemmed |
Exploração do algoritmo CORDIC para redução de potência em arquiteturas de transformada rápida de Fourier (FFT) |
title_sort |
Exploração do algoritmo CORDIC para redução de potência em arquiteturas de transformada rápida de Fourier (FFT) |
author |
Sapper, André Neves |
author_facet |
Sapper, André Neves |
author_role |
author |
dc.contributor.none.fl_str_mv |
Costa, Eduardo Antônio César http://lattes.cnpq.br/9974823066634212 Yamin, Adenauer Correa http://lattes.cnpq.br/8861113953470000 Franco, Denis http://lattes.cnpq.br/5184930755123241 |
dc.contributor.author.fl_str_mv |
Sapper, André Neves |
dc.subject.por.fl_str_mv |
CORDIC; arquitetura serial; FFT; baixo consumo de potência CORDIC; serial architecture; FFT; low power consumption ENGENHARIAS::ENGENHARIA ELETRICA |
topic |
CORDIC; arquitetura serial; FFT; baixo consumo de potência CORDIC; serial architecture; FFT; low power consumption ENGENHARIAS::ENGENHARIA ELETRICA |
description |
Este trabalho tem por objetivo a exploração do algoritmo de rotação de coordenadas denominado CORDIC (COordinate Rotation Digital Computer) em arquiteturas dedicadas de Transformada Rápida de Fourier (FFT - Fast Fourier Transform). Arquiteturas totalmente sequenciais de diferentes tamanhos (diferentes números de pontos) para projetos específicos de algoritmos FFT são implementadas e comparadas. Nas arquiteturas FFT, o algoritmo CORDIC tem sido amplamente utilizado para a geração dos coeficientes (twiddle factors), visto que esse algoritmo elimina a necessidade de utilização de circuitos multiplicadores, além de reduzir os requerimentos de memória ROM (Read Only Memory). Visto que o twiddle factor é composto por fatores de cossenos e senos, o trabalho explora o relacionamento entre o número de bits e o número de iterações no algoritmo CORDIC para verificar o impacto no consumo de energia em arquiteturas ASIC para funções seno e cosseno. Verificou-se que há uma relação direta entre o número de bits e iterações utilizados pelo CORDIC e o impacto disto em hardware. O melhor ajuste em termos de precisão é dependente de aplicação, ou seja, o número de bits na entrada do circuito e o número de iterações que o CORDIC deve executar estão individualmente relacionados com a precisão exigida pela aplicação final. A partir do espaço de projeto das implementações do algoritmo CORDIC, explora-se o seu uso em arquiteturas FFT sequenciais. A principal finalidade é estabelecer uma metodologia de projeto de baixa potência para arquiteturas FFT a partir do uso do algoritmo CORDIC. Para tal finalidade, foram implementadas FFTs de 32, 64, 128 e 256 pontos com o CORDIC. Os principais resultados mostraram que a utilização do CORDIC é vantajosa quando comparada com a solução de armazenagem clássica explícita dos twiddle factor em todos os cenários. Entretanto, baseado nos resultados obtidos, observou-se que ainda havia oportunidades para melhorias. Foram desenvolvidas então três versões adicionais do CORDIC (v.2, v.3 e v.4) das quais a melhor foi utilizada numa releitura da FFT implementada inicialmente. Os resultados demonstram uma melhora significativa quando utilizadas as versões mais recentes do CORDIC e da FFT. Os resultados também demonstram que o CORDIC é uma alternativa vantajosa quando considerado seu custo área-power em frequências mais baixas de operação |
publishDate |
2018 |
dc.date.none.fl_str_mv |
2018-12-21 2019-05-23T12:01:37Z |
dc.type.status.fl_str_mv |
info:eu-repo/semantics/publishedVersion |
dc.type.driver.fl_str_mv |
info:eu-repo/semantics/masterThesis |
format |
masterThesis |
status_str |
publishedVersion |
dc.identifier.uri.fl_str_mv |
Sapper, André Neves. Exploração do algoritmo CORDIC para redução de potência em arquiteturas de transformada rápida de Fourier (FFT). 2018. 75 f. Dissertação( Mestrado em Engenharia Eletronica e Computacao) - Universidade Catolica de Pelotas, Pelotas. http://tede.ucpel.edu.br:8080/jspui/handle/jspui/779 |
identifier_str_mv |
Sapper, André Neves. Exploração do algoritmo CORDIC para redução de potência em arquiteturas de transformada rápida de Fourier (FFT). 2018. 75 f. Dissertação( Mestrado em Engenharia Eletronica e Computacao) - Universidade Catolica de Pelotas, Pelotas. |
url |
http://tede.ucpel.edu.br:8080/jspui/handle/jspui/779 |
dc.language.iso.fl_str_mv |
por |
language |
por |
dc.rights.driver.fl_str_mv |
info:eu-repo/semantics/openAccess |
eu_rights_str_mv |
openAccess |
dc.format.none.fl_str_mv |
application/pdf |
dc.publisher.none.fl_str_mv |
Universidade Catolica de Pelotas Centro de Ciencias Sociais e Tecnologicas Brasil UCPel Mestrado em Engenharia Eletronica e Computacao |
publisher.none.fl_str_mv |
Universidade Catolica de Pelotas Centro de Ciencias Sociais e Tecnologicas Brasil UCPel Mestrado em Engenharia Eletronica e Computacao |
dc.source.none.fl_str_mv |
reponame:Biblioteca Digital de Teses e Dissertações do UCpel instname:Universidade Católica de Pelotas (UCPEL) instacron:UCPEL |
instname_str |
Universidade Católica de Pelotas (UCPEL) |
instacron_str |
UCPEL |
institution |
UCPEL |
reponame_str |
Biblioteca Digital de Teses e Dissertações do UCpel |
collection |
Biblioteca Digital de Teses e Dissertações do UCpel |
repository.name.fl_str_mv |
Biblioteca Digital de Teses e Dissertações do UCpel - Universidade Católica de Pelotas (UCPEL) |
repository.mail.fl_str_mv |
biblioteca@ucpel.edu.br||cristiane.chim@ucpel.tche.br |
_version_ |
1811734994972835840 |