Verificação formal para hardware.

• Autor(a) principal: ALMEIDA, Matheus Andrade de.
• Data de Publicação: 2018
• Tipo de documento: Trabalho de conclusão de curso
• Idioma: por
• Título da fonte: Biblioteca Digital de Teses e Dissertações da UFCG
• Texto Completo: http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/18914
• topic: Verificação formal - hardware; System Verilog Assertions; SVAUnit; Verificação de alto nível; Técnicas de verificação; Linguagens de verificação formal; Ambiente de verificação formal em hardware; High-level verification; Formal verification - hardware; Verification techniques; Formal verification languages; Formal hardware verification environment; Engenharia Elétrica.

A verifica¸c˜ao formal tem grande importˆancia no mundo empresarial de tecnologia, devido ao aumento da complexidade dos sistemas de hardware e software o que acarentou em uma maior quantidade de falhas encontradas nos projetos. Por isso que a utiliza¸c˜ao da verifica¸c˜ao formal vem se tornando cada dia mais presente no mercado, isso se d´a devido a otimiza¸c˜ao do tempo de produ¸c˜ao que esse m´etodo providencia, gerando assim menos gastos durante a confec¸c˜ao dos produtos. Por causa disso ´e percept´ıvel a necessidade de treinar cada vez mais equipes de verifica¸c˜ao em m´etodos formal, sendo necess´ario para isso a cria¸c˜ao de mais documenta¸c˜oes que auxiliem os verificadores na utiliza¸c˜ao das logicas formais. Tendo esse problema em mente, esse trabalho foi desenvolvido para servir de guia pratico para um verificador poder realizar uma verifica¸c˜ao formal em um hardware, fazendo uso da linguagem System- Verilog Assertions em conjunto com um ambiente open source que faz uso de UVM, o SVAUnit.