Projeto e implementação de circuitos classificadores digitais com controle da generalização baseado na regra do vizinho-mais-próximo modificada

Detalhes bibliográficos
Autor(a) principal: Wilian Soares Lacerda
Data de Publicação: 2006
Tipo de documento: Tese
Idioma: por
Título da fonte: Repositório Institucional da UFMG
Texto Completo: http://hdl.handle.net/1843/BUOS-8CTFF8
Resumo: Este trabalho de tese visa à implementação de classificadores de padrões binários em circuitos digitais de forma a se obter um sistema embutido com características de portabilidade, treinamento on-line, funcionamento em tempo real e com capacidade de generalização. O método proposto para projeto utiliza o processo de filtragem (ou seleção) dos dados de treinamento do classificador antes da síntese do circuito digital. Assim, é proposto um algoritmo de seleção mínima de amostras baseada na Regra do k Vizinho-mais-próximo (kNN), para que a fase de projeto do classificador necessite de menos recursos de armazenamento e processamento, incrementando a capacidade de generalização do circuito resultante. São apresentados alguns exemplos de projetos do classificador digital gerados a partir de dados sintéticos e dados reais. Os resultados são comparados com outras técnicas de geração do circuito classificador (Rede Neural Arti- ficial, Máquina de Vetores de Suporte) mostrando a eficácia do método proposto. Com o método de projeto proposto, obtém-se o circuito classificador com menos portas lógicas e algumas vezes com maior capacidade de generalização do que outros métodos. É apresentada uma implementação em hardware do método de geração do circuito classificador proposto. Foi adotada uma solução baseada em hardware reconfigurável em FPGA (Field Programmable Gate Array) com sistema de multiprocessamento baseado no processador NIOS II. Algumas medidas de desempenho do sistema implementado em hardware são apresentadas, evidenciando a viabilidade da implementação. Enfim, este trabalho tem como principais contribuições: um novo método de seleção de amostras baseado no kNN; duas novas métricas de distância entre padrões; um esquema de projeto de circuito digital combinatorial para operar como classificador de padrões binários com capacidade de generalização; e uma proposta de implementação em hardware/software de um sistema classificador digital.
id UFMG_18e8dc8fb89397fa51d8dd76da4e000c
oai_identifier_str oai:repositorio.ufmg.br:1843/BUOS-8CTFF8
network_acronym_str UFMG
network_name_str Repositório Institucional da UFMG
repository_id_str
spelling Antonio de Padua BragaWilian Soares Lacerda2019-08-12T03:17:24Z2019-08-12T03:17:24Z2006-02-22http://hdl.handle.net/1843/BUOS-8CTFF8Este trabalho de tese visa à implementação de classificadores de padrões binários em circuitos digitais de forma a se obter um sistema embutido com características de portabilidade, treinamento on-line, funcionamento em tempo real e com capacidade de generalização. O método proposto para projeto utiliza o processo de filtragem (ou seleção) dos dados de treinamento do classificador antes da síntese do circuito digital. Assim, é proposto um algoritmo de seleção mínima de amostras baseada na Regra do k Vizinho-mais-próximo (kNN), para que a fase de projeto do classificador necessite de menos recursos de armazenamento e processamento, incrementando a capacidade de generalização do circuito resultante. São apresentados alguns exemplos de projetos do classificador digital gerados a partir de dados sintéticos e dados reais. Os resultados são comparados com outras técnicas de geração do circuito classificador (Rede Neural Arti- ficial, Máquina de Vetores de Suporte) mostrando a eficácia do método proposto. Com o método de projeto proposto, obtém-se o circuito classificador com menos portas lógicas e algumas vezes com maior capacidade de generalização do que outros métodos. É apresentada uma implementação em hardware do método de geração do circuito classificador proposto. Foi adotada uma solução baseada em hardware reconfigurável em FPGA (Field Programmable Gate Array) com sistema de multiprocessamento baseado no processador NIOS II. Algumas medidas de desempenho do sistema implementado em hardware são apresentadas, evidenciando a viabilidade da implementação. Enfim, este trabalho tem como principais contribuições: um novo método de seleção de amostras baseado no kNN; duas novas métricas de distância entre padrões; um esquema de projeto de circuito digital combinatorial para operar como classificador de padrões binários com capacidade de generalização; e uma proposta de implementação em hardware/software de um sistema classificador digital.This work aims at the implementation of classifying binary patterns with digital circuits in order to get a embedded system with the following features: portability, on-line training, operating in real time and with capacity of generalization. The proposed method makes use of training data filtering (or selection) before digital circuit synthesis. It is proposed an algorithm for minimum selection of samples that is based on the k Nearest Neighbor Rule (kNN). This results on a reduced complexity design phase, less resources of storage and processing, and yields also a degree of generalization capacity of the resulting circuit. Some examples of designs of digital classifier circuits generated from synthetic data and real data are presented. The results are compared with others techniques such as Artificial Neural Networks and Support Vector Machines, showing the effectiveness of the proposed method. With the proposed design method, the generated circuit classifier works with less logic gates and with higher generalization capacity than some of the other methods. An implementation in hardware of the method of generation of the proposed circuit classifier is also presented. A solution based on the reconfigurable hardware in FPGA Field Programmable Gate Array with multiprocessing based on the NIOS II processor was adopted. Some measures of performance of the system implemented in hardware are presented, showing the viability of the implementation. Finally, this work has the main contributions: has proposed a new method for sample selection based on kNN; has pressented two new metrics of distance between patterns; has presented a scheme for a digital combinational circuit design working as a binary pattern classifier with generalization capacity; and has presented a proposal for the implementation of a digital classifier system in hardware/software.Universidade Federal de Minas GeraisUFMGEngenharia elétricaEletrônica digitalEngenharia ElétricaProjeto e implementação de circuitos classificadores digitais com controle da generalização baseado na regra do vizinho-mais-próximo modificadainfo:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/doctoralThesisinfo:eu-repo/semantics/openAccessporreponame:Repositório Institucional da UFMGinstname:Universidade Federal de Minas Gerais (UFMG)instacron:UFMGORIGINALwilian_soares_lacerda.pdfapplication/pdf2084921https://repositorio.ufmg.br/bitstream/1843/BUOS-8CTFF8/1/wilian_soares_lacerda.pdf33011d0cafaf0976116eeaeb53fc621dMD51TEXTwilian_soares_lacerda.pdf.txtwilian_soares_lacerda.pdf.txtExtracted texttext/plain361420https://repositorio.ufmg.br/bitstream/1843/BUOS-8CTFF8/2/wilian_soares_lacerda.pdf.txtfaf0eb0339f2f4ced34453786e90c76eMD521843/BUOS-8CTFF82019-11-14 08:10:41.909oai:repositorio.ufmg.br:1843/BUOS-8CTFF8Repositório de PublicaçõesPUBhttps://repositorio.ufmg.br/oaiopendoar:2019-11-14T11:10:41Repositório Institucional da UFMG - Universidade Federal de Minas Gerais (UFMG)false
dc.title.pt_BR.fl_str_mv Projeto e implementação de circuitos classificadores digitais com controle da generalização baseado na regra do vizinho-mais-próximo modificada
title Projeto e implementação de circuitos classificadores digitais com controle da generalização baseado na regra do vizinho-mais-próximo modificada
spellingShingle Projeto e implementação de circuitos classificadores digitais com controle da generalização baseado na regra do vizinho-mais-próximo modificada
Wilian Soares Lacerda
Engenharia Elétrica
Engenharia elétrica
Eletrônica digital
title_short Projeto e implementação de circuitos classificadores digitais com controle da generalização baseado na regra do vizinho-mais-próximo modificada
title_full Projeto e implementação de circuitos classificadores digitais com controle da generalização baseado na regra do vizinho-mais-próximo modificada
title_fullStr Projeto e implementação de circuitos classificadores digitais com controle da generalização baseado na regra do vizinho-mais-próximo modificada
title_full_unstemmed Projeto e implementação de circuitos classificadores digitais com controle da generalização baseado na regra do vizinho-mais-próximo modificada
title_sort Projeto e implementação de circuitos classificadores digitais com controle da generalização baseado na regra do vizinho-mais-próximo modificada
author Wilian Soares Lacerda
author_facet Wilian Soares Lacerda
author_role author
dc.contributor.advisor1.fl_str_mv Antonio de Padua Braga
dc.contributor.author.fl_str_mv Wilian Soares Lacerda
contributor_str_mv Antonio de Padua Braga
dc.subject.por.fl_str_mv Engenharia Elétrica
topic Engenharia Elétrica
Engenharia elétrica
Eletrônica digital
dc.subject.other.pt_BR.fl_str_mv Engenharia elétrica
Eletrônica digital
description Este trabalho de tese visa à implementação de classificadores de padrões binários em circuitos digitais de forma a se obter um sistema embutido com características de portabilidade, treinamento on-line, funcionamento em tempo real e com capacidade de generalização. O método proposto para projeto utiliza o processo de filtragem (ou seleção) dos dados de treinamento do classificador antes da síntese do circuito digital. Assim, é proposto um algoritmo de seleção mínima de amostras baseada na Regra do k Vizinho-mais-próximo (kNN), para que a fase de projeto do classificador necessite de menos recursos de armazenamento e processamento, incrementando a capacidade de generalização do circuito resultante. São apresentados alguns exemplos de projetos do classificador digital gerados a partir de dados sintéticos e dados reais. Os resultados são comparados com outras técnicas de geração do circuito classificador (Rede Neural Arti- ficial, Máquina de Vetores de Suporte) mostrando a eficácia do método proposto. Com o método de projeto proposto, obtém-se o circuito classificador com menos portas lógicas e algumas vezes com maior capacidade de generalização do que outros métodos. É apresentada uma implementação em hardware do método de geração do circuito classificador proposto. Foi adotada uma solução baseada em hardware reconfigurável em FPGA (Field Programmable Gate Array) com sistema de multiprocessamento baseado no processador NIOS II. Algumas medidas de desempenho do sistema implementado em hardware são apresentadas, evidenciando a viabilidade da implementação. Enfim, este trabalho tem como principais contribuições: um novo método de seleção de amostras baseado no kNN; duas novas métricas de distância entre padrões; um esquema de projeto de circuito digital combinatorial para operar como classificador de padrões binários com capacidade de generalização; e uma proposta de implementação em hardware/software de um sistema classificador digital.
publishDate 2006
dc.date.issued.fl_str_mv 2006-02-22
dc.date.accessioned.fl_str_mv 2019-08-12T03:17:24Z
dc.date.available.fl_str_mv 2019-08-12T03:17:24Z
dc.type.status.fl_str_mv info:eu-repo/semantics/publishedVersion
dc.type.driver.fl_str_mv info:eu-repo/semantics/doctoralThesis
format doctoralThesis
status_str publishedVersion
dc.identifier.uri.fl_str_mv http://hdl.handle.net/1843/BUOS-8CTFF8
url http://hdl.handle.net/1843/BUOS-8CTFF8
dc.language.iso.fl_str_mv por
language por
dc.rights.driver.fl_str_mv info:eu-repo/semantics/openAccess
eu_rights_str_mv openAccess
dc.publisher.none.fl_str_mv Universidade Federal de Minas Gerais
dc.publisher.initials.fl_str_mv UFMG
publisher.none.fl_str_mv Universidade Federal de Minas Gerais
dc.source.none.fl_str_mv reponame:Repositório Institucional da UFMG
instname:Universidade Federal de Minas Gerais (UFMG)
instacron:UFMG
instname_str Universidade Federal de Minas Gerais (UFMG)
instacron_str UFMG
institution UFMG
reponame_str Repositório Institucional da UFMG
collection Repositório Institucional da UFMG
bitstream.url.fl_str_mv https://repositorio.ufmg.br/bitstream/1843/BUOS-8CTFF8/1/wilian_soares_lacerda.pdf
https://repositorio.ufmg.br/bitstream/1843/BUOS-8CTFF8/2/wilian_soares_lacerda.pdf.txt
bitstream.checksum.fl_str_mv 33011d0cafaf0976116eeaeb53fc621d
faf0eb0339f2f4ced34453786e90c76e
bitstream.checksumAlgorithm.fl_str_mv MD5
MD5
repository.name.fl_str_mv Repositório Institucional da UFMG - Universidade Federal de Minas Gerais (UFMG)
repository.mail.fl_str_mv
_version_ 1803589489217503232