Síntese de circuitos com memória em lógica multinível

• Autor(a) principal: Tito, Meliton Apaza
• Data de Publicação: 2008
• Tipo de documento: Dissertação
• Idioma: por
• Título da fonte: Repositório Institucional da UFMS
• Texto Completo: https://repositorio.ufms.br/handle/123456789/653
• topic: Circuitos Elétricos; Circuitos Integrados VLSI; Microeletrônica; Engenharia Elétrica

Com o avanço na tecnologia VLSI (Very Large Scale Integration) dos circuitos integrados, tem-se gerado interesse nos circuitos que empregam mais de dois níveis lógicos de sinais discretos. Esses circuitos são chamados, circuitos de múltiplos valores lógicos (MVL) e oferecem um potencial no projeto dos circuitos VLSI, devido a seu potencial para armazenar e transmitir maior quantidade de informação por digito, ou seja, quanto maior a base menor é a quantidade de dígitos necessários para representar um valor. Assim como nos circuitos digitais binários, os circuitos MVL são baseados numa Álgebra MVL e dividem-se em circuitos combinacionais e seqüenciais. Neste trabalho é proposta a metodologia de síntese para circuitos seqüenciais MVL (com memória) que envolve: 1) a descrição da Álgebra MVL; 2) a síntese de elementos de memória (latch RS, Flip-flop RS, Flip-flop D Flip-flop Máster Slave); 3) definição do Clock MVL; 4) os métodos de simplificação para circuitos seqüenciais; 5) metodologia para a síntese de circuitos seqüenciais MVL apresentado neste trabalho. As simulações mostram a robustez da metodologia proposta.