Avaliação de um método iterativo na etapa de mapeamento tecnológico
Autor(a) principal: | |
---|---|
Data de Publicação: | 2015 |
Tipo de documento: | Dissertação |
Idioma: | por |
Título da fonte: | Repositório Institucional da UFPel - Guaiaca |
Texto Completo: | http://guaiaca.ufpel.edu.br/handle/prefix/6687 |
Resumo: | A evolução no processo de fabricação de circuitos integrados permite cada vez mais a miniaturização dos dispositivos eletrônicos que compõem esses circuitos. Entretanto, para que a escala de integração seja cada vez maior, novos limites físicos são impostos, originando assim novos desafios para os projetistas. Neste sentido, com o objetivo de auxiliar e agilizar o projeto desse tipo de circuito, com milhões de elementos, são necessárias as ferramentas de apoio a projetos de circuitos integrados, denominadas ferramentas de EDA (do inglês, Eletronic Design Automation). Este trabalho concentra-se na etapa de síntese lógica, mais precisamente na etapa de mapeamento tecnológico. Considerando a etapa de cobertura do mapeamento, existem diversos problemas atrelados a estrutura de dados e o foco da minimização. Com isso, a complexidade envolvida nesta etapa pode ser um problema NP Completo. Dessa forma, existem diversas heurísticas que propõe soluções para a etapa de cobertura. Dentre essas heurísticas, os trabalhos recentes da literatura destacam-se pelas metodologias iterativas. Sendo assim, propõe-se a avaliação de uma metodologia iterativa baseada na abordagem de Simulated Annealing. A escolha do Simulated Annealing deu-se porque esta heurística é comumente aplicada na etapa de síntese física de circuitos integrados. Porém, não foram encontrados trabalhos com essa abordagem aplicados ao mapeamento tecnológico. A avaliação resultou em um novo método implementado na ferramenta FlexMap, a qual é um framework para o desenvolvimento de métodos para mapeamento tecnológico. Diversos experimentos foram realizados, a fim de avaliar o impacto dos vários parâmetros de configuração do Simulated Annealing. Os experimentos foram realizados para duas tecnologias, FPGA e Quantum Cellular Automata (QCA), objetivando a minimização do número de unidades lógicas utilizadas na construção do circuito. Os resultados demonstraram que a heurística se mostrou promissora. No caso de FPGAs as otimizações não foram significativas, demonstrando que são necessários alguns ajustes na abordagem proposta. Por outro lado, para a tecnologia QCA os resultados s˜ao mais expressivos, atingindo taxas de até 5,54% de otimização da solução inicial para métodos específicos de biblioteca de células QCA e taxas de até 11,38% para outros métodos. |
id |
UFPL_bbdddedc37cfd6e65790e0daaf6227ab |
---|---|
oai_identifier_str |
oai:guaiaca.ufpel.edu.br:prefix/6687 |
network_acronym_str |
UFPL |
network_name_str |
Repositório Institucional da UFPel - Guaiaca |
repository_id_str |
|
spelling |
2020-12-21T22:57:53Z2020-12-21T22:57:53Z2015-01-29DOMINGUES JÚNIOR, Julio Saraçol. Avaliação de um Método Iterativo na Etapa de Mapeamento Tecnológico. 2015. 99 f. Dissertação (Mestrado) – Programa de Pós-Graduação em Computação, Centro de Desenvolvimento Tecnológico, Universidade Federal de Pelotas, Pelotas, 2015.http://guaiaca.ufpel.edu.br/handle/prefix/6687A evolução no processo de fabricação de circuitos integrados permite cada vez mais a miniaturização dos dispositivos eletrônicos que compõem esses circuitos. Entretanto, para que a escala de integração seja cada vez maior, novos limites físicos são impostos, originando assim novos desafios para os projetistas. Neste sentido, com o objetivo de auxiliar e agilizar o projeto desse tipo de circuito, com milhões de elementos, são necessárias as ferramentas de apoio a projetos de circuitos integrados, denominadas ferramentas de EDA (do inglês, Eletronic Design Automation). Este trabalho concentra-se na etapa de síntese lógica, mais precisamente na etapa de mapeamento tecnológico. Considerando a etapa de cobertura do mapeamento, existem diversos problemas atrelados a estrutura de dados e o foco da minimização. Com isso, a complexidade envolvida nesta etapa pode ser um problema NP Completo. Dessa forma, existem diversas heurísticas que propõe soluções para a etapa de cobertura. Dentre essas heurísticas, os trabalhos recentes da literatura destacam-se pelas metodologias iterativas. Sendo assim, propõe-se a avaliação de uma metodologia iterativa baseada na abordagem de Simulated Annealing. A escolha do Simulated Annealing deu-se porque esta heurística é comumente aplicada na etapa de síntese física de circuitos integrados. Porém, não foram encontrados trabalhos com essa abordagem aplicados ao mapeamento tecnológico. A avaliação resultou em um novo método implementado na ferramenta FlexMap, a qual é um framework para o desenvolvimento de métodos para mapeamento tecnológico. Diversos experimentos foram realizados, a fim de avaliar o impacto dos vários parâmetros de configuração do Simulated Annealing. Os experimentos foram realizados para duas tecnologias, FPGA e Quantum Cellular Automata (QCA), objetivando a minimização do número de unidades lógicas utilizadas na construção do circuito. Os resultados demonstraram que a heurística se mostrou promissora. No caso de FPGAs as otimizações não foram significativas, demonstrando que são necessários alguns ajustes na abordagem proposta. Por outro lado, para a tecnologia QCA os resultados s˜ao mais expressivos, atingindo taxas de até 5,54% de otimização da solução inicial para métodos específicos de biblioteca de células QCA e taxas de até 11,38% para outros métodos.Currently, the manufacturing process of integrated circuits allow us to build electronic devices with a very large scale of integration. However, every new advances on new technologies to overcome physical limits brings new challenges for designers. Electronic Design Automation (EDA) tools have been used to help on the circuit design and on the evolution of the physical and logic synthesis. This work is focused on the logic synthesis step, regarding technology mapping methods. Considering the covering step in technology mapping, there are several problems related to data structure and minimization function. Thus, the complexity involved in this step can be a Np-hard problem. This way, there are many heuristics for to solve this covering problem. Among the heuristics of literature the iterative methods has been highlighted. So, this work proposed an evaluation of the iterative methodology based in Simulated Annealing. The Simulated Annealing (SA) heuristic is commonly used on physical synthesis. However, we could not find any work related to that and technology mapping. Therefore, we propose an evaluation of a new iterative approach for technology mapping that uses the SA technique. It was developed over the FlexMap framework, and several experiments have been made in order to evaluate the impact of some parameters used in the SA heuristic on the quality of the mapped circuit. The experiments were made for two technologies, FPGAs and Quantum Cellular Automata (QCA), aiming the minimization of the number of logical units that have to be used to build the circuit, and the results look promising. In FPGAs, the optimizations were not significant and we have identified that some improvement on certain aspects. On the other hand, the results for QCAs are more expressive, reaching optimization rates of 5,54% when compared to QCA standard cells mapping methods, and rates of 11,38% when compared to other techniques.Sem bolsaporUniversidade Federal de PelotasPrograma de Pós-Graduação em ComputaçãoUFPelBrasilCentro de Desenvolvimento TecnológicoCNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAOComputaçãoSíntese lógicaMapeamento tecnológicoSimulated annealingLogic synthesisTechnology mappingSimulated annealingAvaliação de um método iterativo na etapa de mapeamento tecnológicoEvaluation An Iterative Method for Technology Mappinginfo:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/masterThesishttp://lattes.cnpq.br/4942149493804162http://lattes.cnpq.br/2054259785006041Rosa Junior, Leomar Soares dahttp://lattes.cnpq.br/1423810014480514Marques, Felipe de SouzaDomingues Júnior, Julio Saraçolinfo:eu-repo/semantics/openAccessreponame:Repositório Institucional da UFPel - Guaiacainstname:Universidade Federal de Pelotas (UFPEL)instacron:UFPELTEXTDissertacao_Julio_Saraçol_Domingues_Junior.pdf.txtDissertacao_Julio_Saraçol_Domingues_Junior.pdf.txtExtracted texttext/plain174295http://guaiaca.ufpel.edu.br/xmlui/bitstream/prefix/6687/6/Dissertacao_Julio_Sara%c3%a7ol_Domingues_Junior.pdf.txtfd1763de0909a18eae73f2c36cdbcde9MD56open accessTHUMBNAILDissertacao_Julio_Saraçol_Domingues_Junior.pdf.jpgDissertacao_Julio_Saraçol_Domingues_Junior.pdf.jpgGenerated Thumbnailimage/jpeg1224http://guaiaca.ufpel.edu.br/xmlui/bitstream/prefix/6687/7/Dissertacao_Julio_Sara%c3%a7ol_Domingues_Junior.pdf.jpg57a2650977a279142e26c8264af286e1MD57open accessORIGINALDissertacao_Julio_Saraçol_Domingues_Junior.pdfDissertacao_Julio_Saraçol_Domingues_Junior.pdfapplication/pdf2794200http://guaiaca.ufpel.edu.br/xmlui/bitstream/prefix/6687/1/Dissertacao_Julio_Sara%c3%a7ol_Domingues_Junior.pdf24aeb3a3be3d62d28c455091cf074187MD51open accessCC-LICENSElicense_urllicense_urltext/plain; charset=utf-849http://guaiaca.ufpel.edu.br/xmlui/bitstream/prefix/6687/2/license_url4afdbb8c545fd630ea7db775da747b2fMD52open accesslicense_textlicense_texttext/html; charset=utf-80http://guaiaca.ufpel.edu.br/xmlui/bitstream/prefix/6687/3/license_textd41d8cd98f00b204e9800998ecf8427eMD53open accesslicense_rdflicense_rdfapplication/rdf+xml; charset=utf-80http://guaiaca.ufpel.edu.br/xmlui/bitstream/prefix/6687/4/license_rdfd41d8cd98f00b204e9800998ecf8427eMD54open accessLICENSElicense.txtlicense.txttext/plain; charset=utf-81866http://guaiaca.ufpel.edu.br/xmlui/bitstream/prefix/6687/5/license.txt43cd690d6a359e86c1fe3d5b7cba0c9bMD55open accessprefix/66872023-07-13 03:49:31.434open accessoai:guaiaca.ufpel.edu.br:prefix/6687TElDRU7Dh0EgREUgRElTVFJJQlVJw4fDg08gTsODTy1FWENMVVNJVkEKCkNvbSBhIGFwcmVzZW50YcOnw6NvIGRlc3RhIGxpY2Vuw6dhLCB2b2PDqiAobyBhdXRvciAoZXMpIG91IG8gdGl0dWxhciBkb3MgZGlyZWl0b3MgZGUgYXV0b3IpIGNvbmNlZGUgYW8gUmVwb3NpdMOzcmlvIApJbnN0aXR1Y2lvbmFsIG8gZGlyZWl0byBuw6NvLWV4Y2x1c2l2byBkZSByZXByb2R1emlyLCAgdHJhZHV6aXIgKGNvbmZvcm1lIGRlZmluaWRvIGFiYWl4byksIGUvb3UgZGlzdHJpYnVpciBhIApzdWEgcHVibGljYcOnw6NvIChpbmNsdWluZG8gbyByZXN1bW8pIHBvciB0b2RvIG8gbXVuZG8gbm8gZm9ybWF0byBpbXByZXNzbyBlIGVsZXRyw7RuaWNvIGUgZW0gcXVhbHF1ZXIgbWVpbywgaW5jbHVpbmRvIG9zIApmb3JtYXRvcyDDoXVkaW8gb3UgdsOtZGVvLgoKVm9jw6ogY29uY29yZGEgcXVlIG8gRGVwb3NpdGEgcG9kZSwgc2VtIGFsdGVyYXIgbyBjb250ZcO6ZG8sIHRyYW5zcG9yIGEgc3VhIHB1YmxpY2HDp8OjbyBwYXJhIHF1YWxxdWVyIG1laW8gb3UgZm9ybWF0byAKcGFyYSBmaW5zIGRlIHByZXNlcnZhw6fDo28uCgpWb2PDqiB0YW1iw6ltIGNvbmNvcmRhIHF1ZSBvIERlcG9zaXRhIHBvZGUgbWFudGVyIG1haXMgZGUgdW1hIGPDs3BpYSBkZSBzdWEgcHVibGljYcOnw6NvIHBhcmEgZmlucyBkZSBzZWd1cmFuw6dhLCBiYWNrLXVwIAplIHByZXNlcnZhw6fDo28uCgpWb2PDqiBkZWNsYXJhIHF1ZSBhIHN1YSBwdWJsaWNhw6fDo28gw6kgb3JpZ2luYWwgZSBxdWUgdm9jw6ogdGVtIG8gcG9kZXIgZGUgY29uY2VkZXIgb3MgZGlyZWl0b3MgY29udGlkb3MgbmVzdGEgbGljZW7Dp2EuIApWb2PDqiB0YW1iw6ltIGRlY2xhcmEgcXVlIG8gZGVww7NzaXRvIGRhIHN1YSBwdWJsaWNhw6fDo28gbsOjbywgcXVlIHNlamEgZGUgc2V1IGNvbmhlY2ltZW50bywgaW5mcmluZ2UgZGlyZWl0b3MgYXV0b3JhaXMgCmRlIG5pbmd1w6ltLgoKQ2FzbyBhIHN1YSBwdWJsaWNhw6fDo28gY29udGVuaGEgbWF0ZXJpYWwgcXVlIHZvY8OqIG7Do28gcG9zc3VpIGEgdGl0dWxhcmlkYWRlIGRvcyBkaXJlaXRvcyBhdXRvcmFpcywgdm9jw6ogZGVjbGFyYSBxdWUgCm9idGV2ZSBhIHBlcm1pc3PDo28gaXJyZXN0cml0YSBkbyBkZXRlbnRvciBkb3MgZGlyZWl0b3MgYXV0b3JhaXMgcGFyYSBjb25jZWRlciBhbyBEZXBvc2l0YSBvcyBkaXJlaXRvcyBhcHJlc2VudGFkb3MgCm5lc3RhIGxpY2Vuw6dhLCBlIHF1ZSBlc3NlIG1hdGVyaWFsIGRlIHByb3ByaWVkYWRlIGRlIHRlcmNlaXJvcyBlc3TDoSBjbGFyYW1lbnRlIGlkZW50aWZpY2FkbyBlIHJlY29uaGVjaWRvIG5vIHRleHRvIApvdSBubyBjb250ZcO6ZG8gZGEgcHVibGljYcOnw6NvIG9yYSBkZXBvc2l0YWRhLgoKQ0FTTyBBIFBVQkxJQ0HDh8ODTyBPUkEgREVQT1NJVEFEQSBURU5IQSBTSURPIFJFU1VMVEFETyBERSBVTSBQQVRST0PDjU5JTyBPVSBBUE9JTyBERSBVTUEgQUfDik5DSUEgREUgRk9NRU5UTyBPVSBPVVRSTyAKT1JHQU5JU01PLCBWT0PDiiBERUNMQVJBIFFVRSBSRVNQRUlUT1UgVE9ET1MgRSBRVUFJU1FVRVIgRElSRUlUT1MgREUgUkVWSVPDg08gQ09NTyBUQU1Cw4lNIEFTIERFTUFJUyBPQlJJR0HDh8OVRVMgCkVYSUdJREFTIFBPUiBDT05UUkFUTyBPVSBBQ09SRE8uCgpPIERlcG9zaXRhIHNlIGNvbXByb21ldGUgYSBpZGVudGlmaWNhciBjbGFyYW1lbnRlIG8gc2V1IG5vbWUgKHMpIG91IG8ocykgbm9tZShzKSBkbyhzKSBkZXRlbnRvcihlcykgZG9zIGRpcmVpdG9zIAphdXRvcmFpcyBkYSBwdWJsaWNhw6fDo28sIGUgbsOjbyBmYXLDoSBxdWFscXVlciBhbHRlcmHDp8OjbywgYWzDqW0gZGFxdWVsYXMgY29uY2VkaWRhcyBwb3IgZXN0YSBsaWNlbsOnYS4KRepositório InstitucionalPUBhttp://repositorio.ufpel.edu.br/oai/requestrippel@ufpel.edu.br || repositorio@ufpel.edu.br || aline.batista@ufpel.edu.bropendoar:2023-07-13T06:49:31Repositório Institucional da UFPel - Guaiaca - Universidade Federal de Pelotas (UFPEL)false |
dc.title.pt_BR.fl_str_mv |
Avaliação de um método iterativo na etapa de mapeamento tecnológico |
dc.title.alternative.pt_BR.fl_str_mv |
Evaluation An Iterative Method for Technology Mapping |
title |
Avaliação de um método iterativo na etapa de mapeamento tecnológico |
spellingShingle |
Avaliação de um método iterativo na etapa de mapeamento tecnológico Domingues Júnior, Julio Saraçol CNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAO Computação Síntese lógica Mapeamento tecnológico Simulated annealing Logic synthesis Technology mapping Simulated annealing |
title_short |
Avaliação de um método iterativo na etapa de mapeamento tecnológico |
title_full |
Avaliação de um método iterativo na etapa de mapeamento tecnológico |
title_fullStr |
Avaliação de um método iterativo na etapa de mapeamento tecnológico |
title_full_unstemmed |
Avaliação de um método iterativo na etapa de mapeamento tecnológico |
title_sort |
Avaliação de um método iterativo na etapa de mapeamento tecnológico |
author |
Domingues Júnior, Julio Saraçol |
author_facet |
Domingues Júnior, Julio Saraçol |
author_role |
author |
dc.contributor.authorLattes.pt_BR.fl_str_mv |
http://lattes.cnpq.br/4942149493804162 |
dc.contributor.advisorLattes.pt_BR.fl_str_mv |
http://lattes.cnpq.br/2054259785006041 |
dc.contributor.advisor-co1.fl_str_mv |
Rosa Junior, Leomar Soares da |
dc.contributor.advisor-co1Lattes.fl_str_mv |
http://lattes.cnpq.br/1423810014480514 |
dc.contributor.advisor1.fl_str_mv |
Marques, Felipe de Souza |
dc.contributor.author.fl_str_mv |
Domingues Júnior, Julio Saraçol |
contributor_str_mv |
Rosa Junior, Leomar Soares da Marques, Felipe de Souza |
dc.subject.cnpq.fl_str_mv |
CNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAO |
topic |
CNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAO Computação Síntese lógica Mapeamento tecnológico Simulated annealing Logic synthesis Technology mapping Simulated annealing |
dc.subject.por.fl_str_mv |
Computação Síntese lógica Mapeamento tecnológico Simulated annealing Logic synthesis Technology mapping Simulated annealing |
description |
A evolução no processo de fabricação de circuitos integrados permite cada vez mais a miniaturização dos dispositivos eletrônicos que compõem esses circuitos. Entretanto, para que a escala de integração seja cada vez maior, novos limites físicos são impostos, originando assim novos desafios para os projetistas. Neste sentido, com o objetivo de auxiliar e agilizar o projeto desse tipo de circuito, com milhões de elementos, são necessárias as ferramentas de apoio a projetos de circuitos integrados, denominadas ferramentas de EDA (do inglês, Eletronic Design Automation). Este trabalho concentra-se na etapa de síntese lógica, mais precisamente na etapa de mapeamento tecnológico. Considerando a etapa de cobertura do mapeamento, existem diversos problemas atrelados a estrutura de dados e o foco da minimização. Com isso, a complexidade envolvida nesta etapa pode ser um problema NP Completo. Dessa forma, existem diversas heurísticas que propõe soluções para a etapa de cobertura. Dentre essas heurísticas, os trabalhos recentes da literatura destacam-se pelas metodologias iterativas. Sendo assim, propõe-se a avaliação de uma metodologia iterativa baseada na abordagem de Simulated Annealing. A escolha do Simulated Annealing deu-se porque esta heurística é comumente aplicada na etapa de síntese física de circuitos integrados. Porém, não foram encontrados trabalhos com essa abordagem aplicados ao mapeamento tecnológico. A avaliação resultou em um novo método implementado na ferramenta FlexMap, a qual é um framework para o desenvolvimento de métodos para mapeamento tecnológico. Diversos experimentos foram realizados, a fim de avaliar o impacto dos vários parâmetros de configuração do Simulated Annealing. Os experimentos foram realizados para duas tecnologias, FPGA e Quantum Cellular Automata (QCA), objetivando a minimização do número de unidades lógicas utilizadas na construção do circuito. Os resultados demonstraram que a heurística se mostrou promissora. No caso de FPGAs as otimizações não foram significativas, demonstrando que são necessários alguns ajustes na abordagem proposta. Por outro lado, para a tecnologia QCA os resultados s˜ao mais expressivos, atingindo taxas de até 5,54% de otimização da solução inicial para métodos específicos de biblioteca de células QCA e taxas de até 11,38% para outros métodos. |
publishDate |
2015 |
dc.date.issued.fl_str_mv |
2015-01-29 |
dc.date.accessioned.fl_str_mv |
2020-12-21T22:57:53Z |
dc.date.available.fl_str_mv |
2020-12-21T22:57:53Z |
dc.type.status.fl_str_mv |
info:eu-repo/semantics/publishedVersion |
dc.type.driver.fl_str_mv |
info:eu-repo/semantics/masterThesis |
format |
masterThesis |
status_str |
publishedVersion |
dc.identifier.citation.fl_str_mv |
DOMINGUES JÚNIOR, Julio Saraçol. Avaliação de um Método Iterativo na Etapa de Mapeamento Tecnológico. 2015. 99 f. Dissertação (Mestrado) – Programa de Pós-Graduação em Computação, Centro de Desenvolvimento Tecnológico, Universidade Federal de Pelotas, Pelotas, 2015. |
dc.identifier.uri.fl_str_mv |
http://guaiaca.ufpel.edu.br/handle/prefix/6687 |
identifier_str_mv |
DOMINGUES JÚNIOR, Julio Saraçol. Avaliação de um Método Iterativo na Etapa de Mapeamento Tecnológico. 2015. 99 f. Dissertação (Mestrado) – Programa de Pós-Graduação em Computação, Centro de Desenvolvimento Tecnológico, Universidade Federal de Pelotas, Pelotas, 2015. |
url |
http://guaiaca.ufpel.edu.br/handle/prefix/6687 |
dc.language.iso.fl_str_mv |
por |
language |
por |
dc.rights.driver.fl_str_mv |
info:eu-repo/semantics/openAccess |
eu_rights_str_mv |
openAccess |
dc.publisher.none.fl_str_mv |
Universidade Federal de Pelotas |
dc.publisher.program.fl_str_mv |
Programa de Pós-Graduação em Computação |
dc.publisher.initials.fl_str_mv |
UFPel |
dc.publisher.country.fl_str_mv |
Brasil |
dc.publisher.department.fl_str_mv |
Centro de Desenvolvimento Tecnológico |
publisher.none.fl_str_mv |
Universidade Federal de Pelotas |
dc.source.none.fl_str_mv |
reponame:Repositório Institucional da UFPel - Guaiaca instname:Universidade Federal de Pelotas (UFPEL) instacron:UFPEL |
instname_str |
Universidade Federal de Pelotas (UFPEL) |
instacron_str |
UFPEL |
institution |
UFPEL |
reponame_str |
Repositório Institucional da UFPel - Guaiaca |
collection |
Repositório Institucional da UFPel - Guaiaca |
bitstream.url.fl_str_mv |
http://guaiaca.ufpel.edu.br/xmlui/bitstream/prefix/6687/6/Dissertacao_Julio_Sara%c3%a7ol_Domingues_Junior.pdf.txt http://guaiaca.ufpel.edu.br/xmlui/bitstream/prefix/6687/7/Dissertacao_Julio_Sara%c3%a7ol_Domingues_Junior.pdf.jpg http://guaiaca.ufpel.edu.br/xmlui/bitstream/prefix/6687/1/Dissertacao_Julio_Sara%c3%a7ol_Domingues_Junior.pdf http://guaiaca.ufpel.edu.br/xmlui/bitstream/prefix/6687/2/license_url http://guaiaca.ufpel.edu.br/xmlui/bitstream/prefix/6687/3/license_text http://guaiaca.ufpel.edu.br/xmlui/bitstream/prefix/6687/4/license_rdf http://guaiaca.ufpel.edu.br/xmlui/bitstream/prefix/6687/5/license.txt |
bitstream.checksum.fl_str_mv |
fd1763de0909a18eae73f2c36cdbcde9 57a2650977a279142e26c8264af286e1 24aeb3a3be3d62d28c455091cf074187 4afdbb8c545fd630ea7db775da747b2f d41d8cd98f00b204e9800998ecf8427e d41d8cd98f00b204e9800998ecf8427e 43cd690d6a359e86c1fe3d5b7cba0c9b |
bitstream.checksumAlgorithm.fl_str_mv |
MD5 MD5 MD5 MD5 MD5 MD5 MD5 |
repository.name.fl_str_mv |
Repositório Institucional da UFPel - Guaiaca - Universidade Federal de Pelotas (UFPEL) |
repository.mail.fl_str_mv |
rippel@ufpel.edu.br || repositorio@ufpel.edu.br || aline.batista@ufpel.edu.br |
_version_ |
1801846913289420800 |