Implementação e caracterização de falhas em um decodificador LDPC

• Autor(a) principal: Hess Júnior, Geferson Luis
• Data de Publicação: 2016
• Tipo de documento: Trabalho de conclusão de curso
• Idioma: por
• Título da fonte: Repositório Institucional da UFRGS
• Texto Completo: http://hdl.handle.net/10183/150899
• topic: Tolerancia : Falhas; LDPC; Low-density parity-check code; Forward error correction; Error detection and correction; Embedded systems; Fault injection; Data communication; FPGA

Os códigos LDPC (Low-Density Parity Check) são muito utilizados pela indústria e foram extensivamente estudados pela comunidade acadêmica. Inúmeros algoritmos, políticas de escalonamento e arquiteturas foram propostas para implementar esses códigos em FPGAs, mas sem preocupação com falhas que podem ocorrer na memória de configuração desses dispositivos. Esse trabalho apresenta um estudo sobre os códigos LDPC e alguns de seus algoritmos, como: Sum-Product, Min-Sum, -min e Modified Min-Sum (MMS). Foi implementado um decodificador em hardware de códigos LDPC utilizando a política de escalonamento Layered Belief Propagation e o algoritmo MMS. Ambos foram escolhidos por se adequarem melhor as características do LDPC a ser implementando, como: utilização de uma matriz de paridade do tipo Quasi-cyclic, uma pequena ocupação de área em hardware e uma eficiência energética, em relação ao canal de comunicação, dentro dos padrões esperados pela literatura. Por fim, o trabalho demostra os resultados do teste de injeção de falhas que foi realizado no módulo Check-Node. Esse módulo foi escolhido por ser o principal do LDPC, pois trabalha diretamente com todas as operações aritméticas descritas no algoritmo e ocupa a maior parte da área do decodificador. Os resultados demonstram a quantidade de bits sensíveis a erros, categorizados em diferentes tipos de erros, bem como o impacto desses na a eficiência energética, em relação ao canal de comunicação, do decodificador.