Verificador temporal de propriedades em tempo de execução implementado em VHDL

Detalhes bibliográficos
Autor(a) principal: Wilges, Peterson
Data de Publicação: 2014
Tipo de documento: Trabalho de conclusão de curso
Idioma: por
Título da fonte: Repositório Institucional da UFRGS
Texto Completo: http://hdl.handle.net/10183/110748
Resumo: A verificação de projetos digitais é essencial para garantir o correto funcionamento e aumentar a confiabilidade de um sistema. Este trabalho visa fazer a verificação de sistemas reativos através de propriedades formais usando lógica temporal linear finita (FLTL) a fim de aumentar a confiabilidade de circuitos. Muitas técnicas têm sido desenvolvidas para a verificação em tempo de execução. A proposta deste trabalho é o desenvolvimento de um circuito verificador para checar a validade propriedades temporais de sistemas através da análise de sinais Booleanos. Neste sentido, um compilador será desenvolvido em linguagem C++ para criar instruções que possam ser interpretadas em um circuito verificador que será desenvolvido em VHDL. Tais instruções devem ser gravadas na memória RAM do FPGA que será o alvo para o desenvolvimento do circuito verificador HDL. O verificador será rápido o suficiente para checar as propriedades temporais de um dispositivo no exato ciclo de relógio especificado pela fórmula FLTL.
id UFRGS-2_4c92838987785a92dd93a67611d249ce
oai_identifier_str oai:www.lume.ufrgs.br:10183/110748
network_acronym_str UFRGS-2
network_name_str Repositório Institucional da UFRGS
repository_id_str
spelling Wilges, PetersonRibas, Renato PerezBraun, Axel2015-02-27T01:57:34Z2014http://hdl.handle.net/10183/110748000952911A verificação de projetos digitais é essencial para garantir o correto funcionamento e aumentar a confiabilidade de um sistema. Este trabalho visa fazer a verificação de sistemas reativos através de propriedades formais usando lógica temporal linear finita (FLTL) a fim de aumentar a confiabilidade de circuitos. Muitas técnicas têm sido desenvolvidas para a verificação em tempo de execução. A proposta deste trabalho é o desenvolvimento de um circuito verificador para checar a validade propriedades temporais de sistemas através da análise de sinais Booleanos. Neste sentido, um compilador será desenvolvido em linguagem C++ para criar instruções que possam ser interpretadas em um circuito verificador que será desenvolvido em VHDL. Tais instruções devem ser gravadas na memória RAM do FPGA que será o alvo para o desenvolvimento do circuito verificador HDL. O verificador será rápido o suficiente para checar as propriedades temporais de um dispositivo no exato ciclo de relógio especificado pela fórmula FLTL.Verification of digital designs is essential to ensure the correctness and to improve the reliability of systems. The checker developed makes the verification of reactive systems through formal properties using finite linear temporal logic (FLTL) in order to increase the circuits' reliability. Many techniques have been proposed in order to make verification in execution time. This approach is to make verification in VHDL to check the validity of temporal properties of systems by analyzing Booleans signals. In this way, a compiler will be developed using C++ to create instructions to be interpreted in a HDL checker circuit. This instructions should be stored in the RAM memory of the FPGA used as target architecture for our HDL developed. The checker will be fast enough to check the temporal properties of the device in the exact clock cycle specified by the FLTL formula.application/pdfporMicroeletrônicaVhdlFormal verificationFault detectionReliabilitySafetyVerificador temporal de propriedades em tempo de execução implementado em VHDLTemporal checker of properties in execution time implemented in VHDL info:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/bachelorThesisUniversidade Federal do Rio Grande do SulInstituto de InformáticaPorto Alegre, BR-RS2014Ciência da Computação: Ênfase em Engenharia da Computação: Bachareladograduaçãoinfo:eu-repo/semantics/openAccessreponame:Repositório Institucional da UFRGSinstname:Universidade Federal do Rio Grande do Sul (UFRGS)instacron:UFRGSORIGINAL000952911.pdf000952911.pdfTexto completoapplication/pdf1203344http://www.lume.ufrgs.br/bitstream/10183/110748/1/000952911.pdfe250577ef29bf01cf126b6f1a55e6f24MD51TEXT000952911.pdf.txt000952911.pdf.txtExtracted Texttext/plain108544http://www.lume.ufrgs.br/bitstream/10183/110748/2/000952911.pdf.txtcbe06ab599855195ae8129e831e4642bMD5210183/1107482017-05-27 02:32:34.843013oai:www.lume.ufrgs.br:10183/110748Repositório de PublicaçõesPUBhttps://lume.ufrgs.br/oai/requestopendoar:2017-05-27T05:32:34Repositório Institucional da UFRGS - Universidade Federal do Rio Grande do Sul (UFRGS)false
dc.title.pt_BR.fl_str_mv Verificador temporal de propriedades em tempo de execução implementado em VHDL
dc.title.alternative.en.fl_str_mv Temporal checker of properties in execution time implemented in VHDL
title Verificador temporal de propriedades em tempo de execução implementado em VHDL
spellingShingle Verificador temporal de propriedades em tempo de execução implementado em VHDL
Wilges, Peterson
Microeletrônica
Vhdl
Formal verification
Fault detection
Reliability
Safety
title_short Verificador temporal de propriedades em tempo de execução implementado em VHDL
title_full Verificador temporal de propriedades em tempo de execução implementado em VHDL
title_fullStr Verificador temporal de propriedades em tempo de execução implementado em VHDL
title_full_unstemmed Verificador temporal de propriedades em tempo de execução implementado em VHDL
title_sort Verificador temporal de propriedades em tempo de execução implementado em VHDL
author Wilges, Peterson
author_facet Wilges, Peterson
author_role author
dc.contributor.author.fl_str_mv Wilges, Peterson
dc.contributor.advisor1.fl_str_mv Ribas, Renato Perez
dc.contributor.advisor-co1.fl_str_mv Braun, Axel
contributor_str_mv Ribas, Renato Perez
Braun, Axel
dc.subject.por.fl_str_mv Microeletrônica
Vhdl
topic Microeletrônica
Vhdl
Formal verification
Fault detection
Reliability
Safety
dc.subject.eng.fl_str_mv Formal verification
Fault detection
Reliability
Safety
description A verificação de projetos digitais é essencial para garantir o correto funcionamento e aumentar a confiabilidade de um sistema. Este trabalho visa fazer a verificação de sistemas reativos através de propriedades formais usando lógica temporal linear finita (FLTL) a fim de aumentar a confiabilidade de circuitos. Muitas técnicas têm sido desenvolvidas para a verificação em tempo de execução. A proposta deste trabalho é o desenvolvimento de um circuito verificador para checar a validade propriedades temporais de sistemas através da análise de sinais Booleanos. Neste sentido, um compilador será desenvolvido em linguagem C++ para criar instruções que possam ser interpretadas em um circuito verificador que será desenvolvido em VHDL. Tais instruções devem ser gravadas na memória RAM do FPGA que será o alvo para o desenvolvimento do circuito verificador HDL. O verificador será rápido o suficiente para checar as propriedades temporais de um dispositivo no exato ciclo de relógio especificado pela fórmula FLTL.
publishDate 2014
dc.date.issued.fl_str_mv 2014
dc.date.accessioned.fl_str_mv 2015-02-27T01:57:34Z
dc.type.status.fl_str_mv info:eu-repo/semantics/publishedVersion
dc.type.driver.fl_str_mv info:eu-repo/semantics/bachelorThesis
format bachelorThesis
status_str publishedVersion
dc.identifier.uri.fl_str_mv http://hdl.handle.net/10183/110748
dc.identifier.nrb.pt_BR.fl_str_mv 000952911
url http://hdl.handle.net/10183/110748
identifier_str_mv 000952911
dc.language.iso.fl_str_mv por
language por
dc.rights.driver.fl_str_mv info:eu-repo/semantics/openAccess
eu_rights_str_mv openAccess
dc.format.none.fl_str_mv application/pdf
dc.source.none.fl_str_mv reponame:Repositório Institucional da UFRGS
instname:Universidade Federal do Rio Grande do Sul (UFRGS)
instacron:UFRGS
instname_str Universidade Federal do Rio Grande do Sul (UFRGS)
instacron_str UFRGS
institution UFRGS
reponame_str Repositório Institucional da UFRGS
collection Repositório Institucional da UFRGS
bitstream.url.fl_str_mv http://www.lume.ufrgs.br/bitstream/10183/110748/1/000952911.pdf
http://www.lume.ufrgs.br/bitstream/10183/110748/2/000952911.pdf.txt
bitstream.checksum.fl_str_mv e250577ef29bf01cf126b6f1a55e6f24
cbe06ab599855195ae8129e831e4642b
bitstream.checksumAlgorithm.fl_str_mv MD5
MD5
repository.name.fl_str_mv Repositório Institucional da UFRGS - Universidade Federal do Rio Grande do Sul (UFRGS)
repository.mail.fl_str_mv
_version_ 1801224479576162304

Registros relacionados