Análise e desenvolvimento de placas de circuito impresso de um multimedidor de grandezas elétricas

• Autor(a) principal: Baracy, Yago Lafourcade
• Data de Publicação: 2016
• Tipo de documento: Trabalho de conclusão de curso
• Idioma: por
• Título da fonte: Repositório Institucional da UFRGS
• Texto Completo: http://hdl.handle.net/10183/157836
• topic: Engenharia elétrica; Printed circuit board; Electromagnetic compatibility; Electromagnetic interference; Layout; Microstrip lines

Este trabalho tem por objetivo realizar as etapas necessárias para o desenvolvimento de Placas de Circuito Impresso (PCIs) de um multimedidor de grandezas elétricas antes da sua fabricação e montagem. Primeiramente, determinou-se a disposição mecânica das PCIs, assim como, a localização de componentes mais críticos, como os conectores que interligam as placas e não podem ter sua localização alterada no momento em que é realizado o layout da PCI. Para obter-se esta configuração mecânica foi utilizado o Autodesk® Inventor® Professional 2015 em conjunto com o Altium Designer®. No primeiro software foi possível realizar e visualizar a montagem das placas na caixa do equipamento e no segundo software foram realizadas todas as alterações necessárias na parte dimensional das PCIs. Tendo-se a configuração mecânica das placas do multimedidor, utilizou-se o Altium Designer® para realizar dois layouts da placa frontal a partir do diagrama elétrico já existente do circuito da mesma, aplicando-se estratégias e regras básicas para evitar que perturbações eletromagnéticas entre os componentes do circuito ou do ambiente externo provoquem problemas de funcionamento da PCI e para diminuir custos e possíveis danos nos componentes no momento da montagem destes. No roteamento do primeiro layout das trilhas da PCI, as trilhas localizadas próximas ao microprocessador e em layers diferentes foram colocadas em sentido aleatório com relação às coordenadas do plano, seguindo o método labirinto. Já no segundo layout o roteamento seguiu o método X-Y, em que trilhas próximas ao microprocessador foram colocadas no sentido x do plano se pertenciam ao layer bottom e no sentido y do plano se pertenciam ao layer top. Seguindo-se esta regra conseguiu-se utilizar um menor número de vias e obter-se um maior espaçamento entre as trilhas da PCI. O barramento de dados da memória NAND foi roteado de maneira diferente em cada um dos dois layouts realizados da placa frontal, onde a máxima diferença de tempos de atraso obtida do barramento no primeiro layout foi de 84,8ps enquanto que no segundo layout foi de 37,5ps (2,26 vezes menor em relação ao barramento de dados do primeiro layout).