Análise e projeto de um Conversor A/D Sigma Delta Incremental Multicanal de 4º Ordem

• Autor(a) principal: Soares, Antonio Wallace Antunes
• Data de Publicação: 2018
• Tipo de documento: Tese
• Idioma: por
• Título da fonte: Repositório Institucional da UFRN
• Texto Completo: https://repositorio.ufrn.br/jspui/handle/123456789/26770
• topic: CNPQ::ENGENHARIAS::ENGENHARIA ELETRICA; Conversores analógicos digitais; Sigma delta incremental; Sigma delta; Quarta ordem; Aplicações biomédicas; Matrizes multieletrodos; Modelagem; Capacitores chaveados

Diversas aplicações na área de instrumentação requerem sistemas de aquisição de sinais com média taxa de conversão e média para alta resolução, entre elas, estão as Matrizes Multieletrodos (MEA). As MEA fabricadas sobre circuitos integrados de tecnologia CMOS padrão têm propiciado o estudo de diversos tipos de culturas de células, permitindo o estímulo e registro das atividades elétricas das células in vitro. Com o avanço da tecnologia CMOS, o processamento dos sinais biomédicos que, em sua maioria, é complexo, torna a realização do mesmo no domínio digital cada vez mais adequado. Portanto, blocos básicos como os Conversores Analógico Digital (ADC) são essenciais para realizar a interface em sistemas de sinais mistos. Desta forma, este trabalho propõe o projeto de um ADC a ser empregado no sistema de aquisição de sinais biomédicos multicanais, seguindo a metodologia de projeto top-down para concepção de Circuitos Integrados (CI). A arquitetura do ADC consiste em conversor Sigma Delta Incremental (Σ∆I), o qual alia a característica de alta precisão dos moduladores Σ∆ tradicionais, com a vantagem da conversão amostra por amostra dos conversores de Nyquist, se tornando adequado para aplicações multicanais com sinais multiplexados no tempo. O modulador e o filtro digital que compõem o ADC Σ∆I consistem das topologias single-loop Cascaded-Integrator FeedForward (CIFF) e Cascade-of-Integrator (CoI), respectivamente, ambas de quarta ordem. O modulador foi implementado em Tempo Discreto (DT), utilizando a técnica a Capacitores Chaveados (SC). Os circuitos foram projetados utilizando a tecnologia CMOS padrão de 0.18 µm da TSMC e os resultados apresentados foram obtidos a partir de simulações pós layout, PVT e Monte Carlo.