Proposta de implementação paralela do classificador naive bayes em FPGA

Detalhes bibliográficos
Autor(a) principal: Barbosa, Matheus Targino
Data de Publicação: 2021
Tipo de documento: Trabalho de conclusão de curso
Idioma: por
Título da fonte: Repositório Institucional da UFRN
Texto Completo: https://repositorio.ufrn.br/handle/123456789/38072
Resumo: Este trabalho propõe uma implementação em hardware do classificador Naive Bayes, tendo como objetivo o desenvolvimento de uma arquitetura totalmente paralela, que visa obter alta performance em termos de velocidade de processamento e consumo energético. O hardware proposto foi desenvolvido em \emph{Field Programmable Gate Array} (FPGA) utilizando uma representação em ponto fixo. Todos os detalhes da arquitetura desenvolvida são apresentados, incluindo informações referentes à taxa de ocupação dos recursos de hardware, tempo de processamento e consumo energético para uma FPGA Stratix V 5SGXMBBR3H43C3. Foram implementados 5 designs com 64, 32, 16, 8 e 4 atributos para a etapa de inferência e 3 designs com 4, 8 e 16 atributos para a etapa de treinamento, no qual os resultados de ocupação, \emph{throughput} e consumo energético são apresentados e comparados com outros trabalhos relacionados. Com isso, foi possível concluir que a implementação obteve um desempenho similar ou superior a outros trabalhos na literatura.
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Todos os detalhes da arquitetura desenvolvida são apresentados, incluindo informações referentes à taxa de ocupação dos recursos de hardware, tempo de processamento e consumo energético para uma FPGA Stratix V 5SGXMBBR3H43C3. Foram implementados 5 designs com 64, 32, 16, 8 e 4 atributos para a etapa de inferência e 3 designs com 4, 8 e 16 atributos para a etapa de treinamento, no qual os resultados de ocupação, \emph{throughput} e consumo energético são apresentados e comparados com outros trabalhos relacionados. Com isso, foi possível concluir que a implementação obteve um desempenho similar ou superior a outros trabalhos na literatura.This work proposes a fully parallel hardware architecture of the Naive Bayes classifier to obtain high-speed processing speed and low energy consumption. The details of the proposed architecture are described throughout this work. Besides, a fixed-point implementation on a Stratix V Field Programmable Gate Array (FPGA) is presented and evaluated regarding the hardware area occupation, processing time (throughput), and dynamic power consumption. Was implemented 5 designs with 64, 32, 16, 8 and 4 attributes for the inference step and 3 designs with 4, 8 and 16 attributes for the training step. In addition, a comparative analysis of the design was carried out with state-of-the-art works, showing that this implementation obtained more than $100\times$ speedup while reducing the area occupation and dynamic power.CNPqUniversidade Federal do Rio Grande do NorteEngenharia de ComputaçãoUFRNBrasilDepartamento de Engenharia de Computação e AutomaçãoAttribution-NonCommercial-NoDerivs 3.0 Brazilhttp://creativecommons.org/licenses/by-nc-nd/3.0/br/info:eu-repo/semantics/openAccessNaive BayesAprendizagem de MáquinaFPGAProposta de implementação paralela do classificador naive bayes em FPGAParallel implementation proposal of the naive bayes classifier on FPGAinfo:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/bachelorThesisporreponame:Repositório Institucional da UFRNinstname:Universidade Federal do Rio Grande do Norte (UFRN)instacron:UFRNORIGINALPropostaImplementacaoParelala_Barbosa_2021.pdfPropostaImplementacaoParelala_Barbosa_2021.pdfapplication/pdf638588https://repositorio.ufrn.br/bitstream/123456789/38072/1/PropostaImplementacaoParelala_Barbosa_2021.pdfe50115bfe2d4f6dbeb888b2d46a43cacMD51CC-LICENSElicense_rdflicense_rdfapplication/rdf+xml; charset=utf-8811https://repositorio.ufrn.br/bitstream/123456789/38072/2/license_rdfe39d27027a6cc9cb039ad269a5db8e34MD52LICENSElicense.txtlicense.txttext/plain; charset=utf-81484https://repositorio.ufrn.br/bitstream/123456789/38072/3/license.txte9597aa2854d128fd968be5edc8a28d9MD53123456789/380722021-10-16 17:21:53.465oai:https://repositorio.ufrn.br:123456789/38072Tk9OLUVYQ0xVU0lWRSBESVNUUklCVVRJT04gTElDRU5TRQoKCkJ5IHNpZ25pbmcgYW5kIGRlbGl2ZXJpbmcgdGhpcyBsaWNlbnNlLCBNci4gKGF1dGhvciBvciBjb3B5cmlnaHQgaG9sZGVyKToKCgphKSBHcmFudHMgdGhlIFVuaXZlcnNpZGFkZSBGZWRlcmFsIFJpbyBHcmFuZGUgZG8gTm9ydGUgdGhlIG5vbi1leGNsdXNpdmUgcmlnaHQgb2YKcmVwcm9kdWNlLCBjb252ZXJ0IChhcyBkZWZpbmVkIGJlbG93KSwgY29tbXVuaWNhdGUgYW5kIC8gb3IKZGlzdHJpYnV0ZSB0aGUgZGVsaXZlcmVkIGRvY3VtZW50IChpbmNsdWRpbmcgYWJzdHJhY3QgLyBhYnN0cmFjdCkgaW4KZGlnaXRhbCBvciBwcmludGVkIGZvcm1hdCBhbmQgaW4gYW55IG1lZGl1bS4KCmIpIERlY2xhcmVzIHRoYXQgdGhlIGRvY3VtZW50IHN1Ym1pdHRlZCBpcyBpdHMgb3JpZ2luYWwgd29yaywgYW5kIHRoYXQKeW91IGhhdmUgdGhlIHJpZ2h0IHRvIGdyYW50IHRoZSByaWdodHMgY29udGFpbmVkIGluIHRoaXMgbGljZW5zZS4gRGVjbGFyZXMKdGhhdCB0aGUgZGVsaXZlcnkgb2YgdGhlIGRvY3VtZW50IGRvZXMgbm90IGluZnJpbmdlLCBhcyBmYXIgYXMgaXQgaXMKdGhlIHJpZ2h0cyBvZiBhbnkgb3RoZXIgcGVyc29uIG9yIGVudGl0eS4KCmMpIElmIHRoZSBkb2N1bWVudCBkZWxpdmVyZWQgY29udGFpbnMgbWF0ZXJpYWwgd2hpY2ggZG9lcyBub3QKcmlnaHRzLCBkZWNsYXJlcyB0aGF0IGl0IGhhcyBvYnRhaW5lZCBhdXRob3JpemF0aW9uIGZyb20gdGhlIGhvbGRlciBvZiB0aGUKY29weXJpZ2h0IHRvIGdyYW50IHRoZSBVbml2ZXJzaWRhZGUgRmVkZXJhbCBkbyBSaW8gR3JhbmRlIGRvIE5vcnRlIHRoZSByaWdodHMgcmVxdWlyZWQgYnkgdGhpcyBsaWNlbnNlLCBhbmQgdGhhdCB0aGlzIG1hdGVyaWFsIHdob3NlIHJpZ2h0cyBhcmUgb2YKdGhpcmQgcGFydGllcyBpcyBjbGVhcmx5IGlkZW50aWZpZWQgYW5kIHJlY29nbml6ZWQgaW4gdGhlIHRleHQgb3IKY29udGVudCBvZiB0aGUgZG9jdW1lbnQgZGVsaXZlcmVkLgoKSWYgdGhlIGRvY3VtZW50IHN1Ym1pdHRlZCBpcyBiYXNlZCBvbiBmdW5kZWQgb3Igc3VwcG9ydGVkIHdvcmsKYnkgYW5vdGhlciBpbnN0aXR1dGlvbiBvdGhlciB0aGFuIHRoZSBVbml2ZXJzaWRhZGUgRmVkZXJhbCBkbyBSaW8gR3JhbmRlIGRvIE5vcnRlLCBkZWNsYXJlcyB0aGF0IGl0IGhhcyBmdWxmaWxsZWQgYW55IG9ibGlnYXRpb25zIHJlcXVpcmVkIGJ5IHRoZSByZXNwZWN0aXZlIGFncmVlbWVudCBvciBhZ3JlZW1lbnQuCgpUaGUgVW5pdmVyc2lkYWRlIEZlZGVyYWwgZG8gUmlvIEdyYW5kZSBkbyBOb3J0ZSB3aWxsIGNsZWFybHkgaWRlbnRpZnkgaXRzIG5hbWUgKHMpIGFzIHRoZSBhdXRob3IgKHMpIG9yIGhvbGRlciAocykgb2YgdGhlIGRvY3VtZW50J3MgcmlnaHRzCmRlbGl2ZXJlZCwgYW5kIHdpbGwgbm90IG1ha2UgYW55IGNoYW5nZXMsIG90aGVyIHRoYW4gdGhvc2UgcGVybWl0dGVkIGJ5CnRoaXMgbGljZW5zZQo=Repositório de PublicaçõesPUBhttp://repositorio.ufrn.br/oai/opendoar:2021-10-16T20:21:53Repositório Institucional da UFRN - Universidade Federal do Rio Grande do Norte (UFRN)false
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