Design exploration of machine learning data-flows onto heterogeneous reconfigurable hardware
Autor(a) principal: | |
---|---|
Data de Publicação: | 2023 |
Tipo de documento: | Dissertação |
Idioma: | eng |
Título da fonte: | LOCUS Repositório Institucional da UFV |
Texto Completo: | https://locus.ufv.br//handle/123456789/31709 https://doi.org/10.47328/ufvbbt.2023.570 |
Resumo: | Esta dissertação explora o posicionamento e roteamento de grafos de fluxo de dados de aplicações de aprendizado de máquina em variadas arquiteturas reconfiguráveis de grão grosso (CGRA). Foram analisados três tipos de heterogeneidade dos elementos de processamento (PE), o primeiro referente ao padrão de interconexões, o segundo sobre o tipo de operações que um único PE pode executar e o último acerca dos re- cursos disponíveis ao PE. Essa análise almeja propor uma boa redução no custo total em comparação a um CGRA homogêneo. Os resultados foram comparados com o caso homogêneo e uma das ferramenta do estado da arte para posicionamento e ro- teamento (P&R). O algoritmo proposto executou, em média, 52% mais rápido do que o VPR 8.1 (Versatile Place and Route), que é uma ferramenta acadêmica de código aberto feita para as fases de posicionamento e roteamento de FPGAs, alcançando um melhor mapeamento em 66% dos casos e conseguindo os mesmos resultados em 26% dos casos. Além disso, uma arquitetura heterogênea diminui reduz o custo sem perda de performance em 76% dos casos considerando a heterogeneidade de multiplicado- res. Uma nova arquitetura com heterogeneidade de buffers é proposta e ela reduz a quantidade necessária de recursos de buffers em 56.3% para padrões de fluxo de dados do K-means. Também é mostrada uma arquitetura xadrez-borda heterogênea que supera a arquitetura homogênea. Além disso, o mapeamento proposto atinge configurações ótimas para fluxos de dados de árvore única quando comparado aos clássicos posicionamentos de Lee/Choi e árvores H. Palavras-chave: Arquiteturas Reconfiguráveis. CGRAs. Posicionamento. Roteamento. |
id |
UFV_c85e7ae88f3f988acf00b4459402f9b5 |
---|---|
oai_identifier_str |
oai:locus.ufv.br:123456789/31709 |
network_acronym_str |
UFV |
network_name_str |
LOCUS Repositório Institucional da UFV |
repository_id_str |
2145 |
spelling |
Oliveira, Westerley Carvalhohttp://lattes.cnpq.br/2524340882219015Ferreira, Ricardo dos Santos2023-10-30T18:02:45Z2023-10-30T18:02:45Z2023-06-21OLIVEIRA, Westerley Carvalho. Design exploration of machine learning data-flows onto heterogeneous reconfigurable hardware. 2023. 72 f. Dissertação (Mestrado em Ciência da Computação) - Universidade Federal de Viçosa, Viçosa. 2023.https://locus.ufv.br//handle/123456789/31709https://doi.org/10.47328/ufvbbt.2023.570Esta dissertação explora o posicionamento e roteamento de grafos de fluxo de dados de aplicações de aprendizado de máquina em variadas arquiteturas reconfiguráveis de grão grosso (CGRA). Foram analisados três tipos de heterogeneidade dos elementos de processamento (PE), o primeiro referente ao padrão de interconexões, o segundo sobre o tipo de operações que um único PE pode executar e o último acerca dos re- cursos disponíveis ao PE. Essa análise almeja propor uma boa redução no custo total em comparação a um CGRA homogêneo. Os resultados foram comparados com o caso homogêneo e uma das ferramenta do estado da arte para posicionamento e ro- teamento (P&R). O algoritmo proposto executou, em média, 52% mais rápido do que o VPR 8.1 (Versatile Place and Route), que é uma ferramenta acadêmica de código aberto feita para as fases de posicionamento e roteamento de FPGAs, alcançando um melhor mapeamento em 66% dos casos e conseguindo os mesmos resultados em 26% dos casos. Além disso, uma arquitetura heterogênea diminui reduz o custo sem perda de performance em 76% dos casos considerando a heterogeneidade de multiplicado- res. Uma nova arquitetura com heterogeneidade de buffers é proposta e ela reduz a quantidade necessária de recursos de buffers em 56.3% para padrões de fluxo de dados do K-means. Também é mostrada uma arquitetura xadrez-borda heterogênea que supera a arquitetura homogênea. Além disso, o mapeamento proposto atinge configurações ótimas para fluxos de dados de árvore única quando comparado aos clássicos posicionamentos de Lee/Choi e árvores H. Palavras-chave: Arquiteturas Reconfiguráveis. CGRAs. Posicionamento. Roteamento.This work explores the placement and routing of Machine Learning applications data- flow graphs on different heterogeneous Coarse-Grained Reconfigurable Architectures (CGRA). We analyze three different types of processing element (PE) heterogeneity, the first concerning the interconnection pattern, the second being on the kind of ope- rations a single PE can execute, and the last concerning the PE buffer resources. This analysis aims to propose a fair reduction to the overall cost in comparison to the ho- mogeneous CGRA architecture. We compare our results with the homogeneous case and one of the state-of-the-art tools for placement and routing (P&R). Our algorithm executed, on average, 52% faster than VPR 8.1 (Versatile Place and Route), which is an open-source academic tool designed for the FPGA placement and routing pha- ses, reaching better mapping in 66% of cases and achieving the same results in 26% of cases. Furthermore, a heterogeneous architecture reduces the cost without losing performance in 76% of the cases considering multiplier heterogeneity. We propose a novel heterogeneous buffer architecture that minimizes the buffer resources by 56.3% for K-means dataflow patterns. We also show that a heterogeneous border chess archi- tecture outperforms a homogeneous one. In addition, our mapping reaches optimal instances of single tree dataflows compared to classical Lee/Choi and H-Trees. Keywords: Reconfigurable architecture. CGRAs. Placement. Routing.Coordenação de Aperfeiçoamento de Pessoal de Nível SuperiorengUniversidade Federal de ViçosaCiência da ComputaçãoArquitetura de computadorFluxo de dados (Computadores)Aprendizado do computadorCiência da ComputaçãoDesign exploration of machine learning data-flows onto heterogeneous reconfigurable hardwareExploração do espaço de projeto de arquiteturas reconfiguráveis heterogêneas para grafos de fluxos de dados de aplicações de aprendizado de máquinainfo:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/masterThesisUniversidade Federal de ViçosaDepartamento de InformáticaMestre em Ciência da ComputaçãoViçosa - MG2023-06-21Mestradoinfo:eu-repo/semantics/openAccessreponame:LOCUS Repositório Institucional da UFVinstname:Universidade Federal de Viçosa (UFV)instacron:UFVORIGINALtexto completo.pdftexto completo.pdftexto completoapplication/pdf4027517https://locus.ufv.br//bitstream/123456789/31709/1/texto%20completo.pdf10a57d3e39b2036d700e06e91334b8f1MD51LICENSElicense.txtlicense.txttext/plain; charset=utf-81748https://locus.ufv.br//bitstream/123456789/31709/2/license.txt8a4605be74aa9ea9d79846c1fba20a33MD52123456789/317092023-10-30 15:02:45.549oai:locus.ufv.br:123456789/31709Tk9URTogUExBQ0UgWU9VUiBPV04gTElDRU5TRSBIRVJFClRoaXMgc2FtcGxlIGxpY2Vuc2UgaXMgcHJvdmlkZWQgZm9yIGluZm9ybWF0aW9uYWwgcHVycG9zZXMgb25seS4KCk5PTi1FWENMVVNJVkUgRElTVFJJQlVUSU9OIExJQ0VOU0UKCkJ5IHNpZ25pbmcgYW5kIHN1Ym1pdHRpbmcgdGhpcyBsaWNlbnNlLCB5b3UgKHRoZSBhdXRob3Iocykgb3IgY29weXJpZ2h0Cm93bmVyKSBncmFudHMgdG8gRFNwYWNlIFVuaXZlcnNpdHkgKERTVSkgdGhlIG5vbi1leGNsdXNpdmUgcmlnaHQgdG8gcmVwcm9kdWNlLAp0cmFuc2xhdGUgKGFzIGRlZmluZWQgYmVsb3cpLCBhbmQvb3IgZGlzdHJpYnV0ZSB5b3VyIHN1Ym1pc3Npb24gKGluY2x1ZGluZwp0aGUgYWJzdHJhY3QpIHdvcmxkd2lkZSBpbiBwcmludCBhbmQgZWxlY3Ryb25pYyBmb3JtYXQgYW5kIGluIGFueSBtZWRpdW0sCmluY2x1ZGluZyBidXQgbm90IGxpbWl0ZWQgdG8gYXVkaW8gb3IgdmlkZW8uCgpZb3UgYWdyZWUgdGhhdCBEU1UgbWF5LCB3aXRob3V0IGNoYW5naW5nIHRoZSBjb250ZW50LCB0cmFuc2xhdGUgdGhlCnN1Ym1pc3Npb24gdG8gYW55IG1lZGl1bSBvciBmb3JtYXQgZm9yIHRoZSBwdXJwb3NlIG9mIHByZXNlcnZhdGlvbi4KCllvdSBhbHNvIGFncmVlIHRoYXQgRFNVIG1heSBrZWVwIG1vcmUgdGhhbiBvbmUgY29weSBvZiB0aGlzIHN1Ym1pc3Npb24gZm9yCnB1cnBvc2VzIG9mIHNlY3VyaXR5LCBiYWNrLXVwIGFuZCBwcmVzZXJ2YXRpb24uCgpZb3UgcmVwcmVzZW50IHRoYXQgdGhlIHN1Ym1pc3Npb24gaXMgeW91ciBvcmlnaW5hbCB3b3JrLCBhbmQgdGhhdCB5b3UgaGF2ZQp0aGUgcmlnaHQgdG8gZ3JhbnQgdGhlIHJpZ2h0cyBjb250YWluZWQgaW4gdGhpcyBsaWNlbnNlLiBZb3UgYWxzbyByZXByZXNlbnQKdGhhdCB5b3VyIHN1Ym1pc3Npb24gZG9lcyBub3QsIHRvIHRoZSBiZXN0IG9mIHlvdXIga25vd2xlZGdlLCBpbmZyaW5nZSB1cG9uCmFueW9uZSdzIGNvcHlyaWdodC4KCklmIHRoZSBzdWJtaXNzaW9uIGNvbnRhaW5zIG1hdGVyaWFsIGZvciB3aGljaCB5b3UgZG8gbm90IGhvbGQgY29weXJpZ2h0LAp5b3UgcmVwcmVzZW50IHRoYXQgeW91IGhhdmUgb2J0YWluZWQgdGhlIHVucmVzdHJpY3RlZCBwZXJtaXNzaW9uIG9mIHRoZQpjb3B5cmlnaHQgb3duZXIgdG8gZ3JhbnQgRFNVIHRoZSByaWdodHMgcmVxdWlyZWQgYnkgdGhpcyBsaWNlbnNlLCBhbmQgdGhhdApzdWNoIHRoaXJkLXBhcnR5IG93bmVkIG1hdGVyaWFsIGlzIGNsZWFybHkgaWRlbnRpZmllZCBhbmQgYWNrbm93bGVkZ2VkCndpdGhpbiB0aGUgdGV4dCBvciBjb250ZW50IG9mIHRoZSBzdWJtaXNzaW9uLgoKSUYgVEhFIFNVQk1JU1NJT04gSVMgQkFTRUQgVVBPTiBXT1JLIFRIQVQgSEFTIEJFRU4gU1BPTlNPUkVEIE9SIFNVUFBPUlRFRApCWSBBTiBBR0VOQ1kgT1IgT1JHQU5JWkFUSU9OIE9USEVSIFRIQU4gRFNVLCBZT1UgUkVQUkVTRU5UIFRIQVQgWU9VIEhBVkUKRlVMRklMTEVEIEFOWSBSSUdIVCBPRiBSRVZJRVcgT1IgT1RIRVIgT0JMSUdBVElPTlMgUkVRVUlSRUQgQlkgU1VDSApDT05UUkFDVCBPUiBBR1JFRU1FTlQuCgpEU1Ugd2lsbCBjbGVhcmx5IGlkZW50aWZ5IHlvdXIgbmFtZShzKSBhcyB0aGUgYXV0aG9yKHMpIG9yIG93bmVyKHMpIG9mIHRoZQpzdWJtaXNzaW9uLCBhbmQgd2lsbCBub3QgbWFrZSBhbnkgYWx0ZXJhdGlvbiwgb3RoZXIgdGhhbiBhcyBhbGxvd2VkIGJ5IHRoaXMKbGljZW5zZSwgdG8geW91ciBzdWJtaXNzaW9uLgo=Repositório InstitucionalPUBhttps://www.locus.ufv.br/oai/requestfabiojreis@ufv.bropendoar:21452023-10-30T18:02:45LOCUS Repositório Institucional da UFV - Universidade Federal de Viçosa (UFV)false |
dc.title.en.fl_str_mv |
Design exploration of machine learning data-flows onto heterogeneous reconfigurable hardware |
dc.title.pt-BR.fl_str_mv |
Exploração do espaço de projeto de arquiteturas reconfiguráveis heterogêneas para grafos de fluxos de dados de aplicações de aprendizado de máquina |
title |
Design exploration of machine learning data-flows onto heterogeneous reconfigurable hardware |
spellingShingle |
Design exploration of machine learning data-flows onto heterogeneous reconfigurable hardware Oliveira, Westerley Carvalho Arquitetura de computador Fluxo de dados (Computadores) Aprendizado do computador Ciência da Computação |
title_short |
Design exploration of machine learning data-flows onto heterogeneous reconfigurable hardware |
title_full |
Design exploration of machine learning data-flows onto heterogeneous reconfigurable hardware |
title_fullStr |
Design exploration of machine learning data-flows onto heterogeneous reconfigurable hardware |
title_full_unstemmed |
Design exploration of machine learning data-flows onto heterogeneous reconfigurable hardware |
title_sort |
Design exploration of machine learning data-flows onto heterogeneous reconfigurable hardware |
author |
Oliveira, Westerley Carvalho |
author_facet |
Oliveira, Westerley Carvalho |
author_role |
author |
dc.contributor.authorLattes.pt-BR.fl_str_mv |
http://lattes.cnpq.br/2524340882219015 |
dc.contributor.author.fl_str_mv |
Oliveira, Westerley Carvalho |
dc.contributor.advisor1.fl_str_mv |
Ferreira, Ricardo dos Santos |
contributor_str_mv |
Ferreira, Ricardo dos Santos |
dc.subject.pt-BR.fl_str_mv |
Arquitetura de computador Fluxo de dados (Computadores) Aprendizado do computador |
topic |
Arquitetura de computador Fluxo de dados (Computadores) Aprendizado do computador Ciência da Computação |
dc.subject.cnpq.fl_str_mv |
Ciência da Computação |
description |
Esta dissertação explora o posicionamento e roteamento de grafos de fluxo de dados de aplicações de aprendizado de máquina em variadas arquiteturas reconfiguráveis de grão grosso (CGRA). Foram analisados três tipos de heterogeneidade dos elementos de processamento (PE), o primeiro referente ao padrão de interconexões, o segundo sobre o tipo de operações que um único PE pode executar e o último acerca dos re- cursos disponíveis ao PE. Essa análise almeja propor uma boa redução no custo total em comparação a um CGRA homogêneo. Os resultados foram comparados com o caso homogêneo e uma das ferramenta do estado da arte para posicionamento e ro- teamento (P&R). O algoritmo proposto executou, em média, 52% mais rápido do que o VPR 8.1 (Versatile Place and Route), que é uma ferramenta acadêmica de código aberto feita para as fases de posicionamento e roteamento de FPGAs, alcançando um melhor mapeamento em 66% dos casos e conseguindo os mesmos resultados em 26% dos casos. Além disso, uma arquitetura heterogênea diminui reduz o custo sem perda de performance em 76% dos casos considerando a heterogeneidade de multiplicado- res. Uma nova arquitetura com heterogeneidade de buffers é proposta e ela reduz a quantidade necessária de recursos de buffers em 56.3% para padrões de fluxo de dados do K-means. Também é mostrada uma arquitetura xadrez-borda heterogênea que supera a arquitetura homogênea. Além disso, o mapeamento proposto atinge configurações ótimas para fluxos de dados de árvore única quando comparado aos clássicos posicionamentos de Lee/Choi e árvores H. Palavras-chave: Arquiteturas Reconfiguráveis. CGRAs. Posicionamento. Roteamento. |
publishDate |
2023 |
dc.date.accessioned.fl_str_mv |
2023-10-30T18:02:45Z |
dc.date.available.fl_str_mv |
2023-10-30T18:02:45Z |
dc.date.issued.fl_str_mv |
2023-06-21 |
dc.type.status.fl_str_mv |
info:eu-repo/semantics/publishedVersion |
dc.type.driver.fl_str_mv |
info:eu-repo/semantics/masterThesis |
format |
masterThesis |
status_str |
publishedVersion |
dc.identifier.citation.fl_str_mv |
OLIVEIRA, Westerley Carvalho. Design exploration of machine learning data-flows onto heterogeneous reconfigurable hardware. 2023. 72 f. Dissertação (Mestrado em Ciência da Computação) - Universidade Federal de Viçosa, Viçosa. 2023. |
dc.identifier.uri.fl_str_mv |
https://locus.ufv.br//handle/123456789/31709 |
dc.identifier.doi.pt-BR.fl_str_mv |
https://doi.org/10.47328/ufvbbt.2023.570 |
identifier_str_mv |
OLIVEIRA, Westerley Carvalho. Design exploration of machine learning data-flows onto heterogeneous reconfigurable hardware. 2023. 72 f. Dissertação (Mestrado em Ciência da Computação) - Universidade Federal de Viçosa, Viçosa. 2023. |
url |
https://locus.ufv.br//handle/123456789/31709 https://doi.org/10.47328/ufvbbt.2023.570 |
dc.language.iso.fl_str_mv |
eng |
language |
eng |
dc.rights.driver.fl_str_mv |
info:eu-repo/semantics/openAccess |
eu_rights_str_mv |
openAccess |
dc.publisher.none.fl_str_mv |
Universidade Federal de Viçosa |
dc.publisher.program.fl_str_mv |
Ciência da Computação |
publisher.none.fl_str_mv |
Universidade Federal de Viçosa |
dc.source.none.fl_str_mv |
reponame:LOCUS Repositório Institucional da UFV instname:Universidade Federal de Viçosa (UFV) instacron:UFV |
instname_str |
Universidade Federal de Viçosa (UFV) |
instacron_str |
UFV |
institution |
UFV |
reponame_str |
LOCUS Repositório Institucional da UFV |
collection |
LOCUS Repositório Institucional da UFV |
bitstream.url.fl_str_mv |
https://locus.ufv.br//bitstream/123456789/31709/1/texto%20completo.pdf https://locus.ufv.br//bitstream/123456789/31709/2/license.txt |
bitstream.checksum.fl_str_mv |
10a57d3e39b2036d700e06e91334b8f1 8a4605be74aa9ea9d79846c1fba20a33 |
bitstream.checksumAlgorithm.fl_str_mv |
MD5 MD5 |
repository.name.fl_str_mv |
LOCUS Repositório Institucional da UFV - Universidade Federal de Viçosa (UFV) |
repository.mail.fl_str_mv |
fabiojreis@ufv.br |
_version_ |
1801213011502825472 |