Implementação de um modulador para DVB-RCS2 em FPGA

Detalhes bibliográficos
Autor(a) principal: Santos, Davi Antônio da Silva
Data de Publicação: 2019
Tipo de documento: Trabalho de conclusão de curso
Idioma: por
Título da fonte: Biblioteca Digital de Monografias da UnB
Texto Completo: https://bdm.unb.br/handle/10483/24393
Resumo: Trabalho de Conclusão de Curso (graduação)—Universidade de Brasília, Faculdade UnB Gama, 2019.
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spelling Santos, Davi Antônio da SilvaMuñoz Arboleda, Daniel MauricioSANTOS, Davi Antônio da Silva. Implementação de um modulador para DVB-RCS2 em FPGA. 2019. 85 f., il. Trabalho de Conclusão de Curso (Bacharelado em Engenharia Eletrônica)—Universidade de Brasília, Brasília, 2019.https://bdm.unb.br/handle/10483/24393Trabalho de Conclusão de Curso (graduação)—Universidade de Brasília, Faculdade UnB Gama, 2019.Este trabalho objetiva implementar em um FPGA as quatro modulações lineares do protocolo DVB-RCS2: 𝜋/2-BPSK, QPSK, 8PSK e 16QAM, em banda base e usando o filtro formatador de pulsos exigido pela norma, um cosseno levantado com raiz quadrada (SRRC) com fator de roll-off de 0,2. Foram construídos scripts interpretados pelo GNU/Octave para produção de valores de referência, geração de símbolos de teste e comparação dos dados experimentais com os modelos de referência. A quantização dos coeficientes do filtro e dos símbolos usados nas constelações foi feita em ponto fixo, sendo a quantidade de bits determinada através de uma análise de precisão numérica usando o GNU/Octave para comparar o erro quadrático médio entre os valores em ponto flutuante e os quantizados. Um script também foi desenvolvido para automatizar a descrição em VHDL do filtro SRRC a partir dos coeficientes do filtro, dos bits de quantização e do fator de oversample. O funcionamento do sistema descrito em VHDL foi verificado através de simulações comportamentais e da implementação com uma arquitetura com memórias que possuem vetores de teste em um kit de desenvolvimento. As simulações comportamentais do sistema com a arquitetura de testes a uma frequência de operação de 125 MHz informam que o sistema possui latência de 376 ns e taxa de transmissão de símbolos de 17,5 MHz. O modulador e uma arquitetura de testes descritos em VHDL e o hardware de instrumentação, usado para captura de dados, foram implementados em um FPGA XC7Z010-1CLG400C, presente no kit de desenvolvimento Zybo Revisão B a uma frequência de operação de 125 MHz. Verificou-se que o sistema sem o hardware de instrumentação inserido pelo Integrated Logic Analyser (ILA) pode ser implementado a uma frequência de 166,67 MHz, sendo que, na frequência padrão, são consumidos 3921 Look-Up Tables (LUTs), 4547 registradores, 2 memórias em bloco, 38 entradas e saídas, uma linha global de clock e 121 mW de potência. Os dados obtidos pelo ILA foram comparados com os modelos de referência e encontrou-se um erro quadrático médio da ordem de 10−6 para as partes real e imaginária das modulações implementadas.Submitted by Caroline Botelho Teixeira (carolinebotelhoteixeira@gmail.com) on 2020-06-19T15:09:53Z No. of bitstreams: 1 2019_DaviAntonioDaSilvaSantos_tcc.pdf: 4692274 bytes, checksum: f3db6f044a38282e8f975743bafc5c12 (MD5)Approved for entry into archive by Biblioteca Digital de Monografias Gerência (bdm@bce.unb.br) on 2020-07-21T10:47:41Z (GMT) No. of bitstreams: 1 2019_DaviAntonioDaSilvaSantos_tcc.pdf: 4692274 bytes, checksum: f3db6f044a38282e8f975743bafc5c12 (MD5)Made available in DSpace on 2020-07-21T10:47:41Z (GMT). No. of bitstreams: 1 2019_DaviAntonioDaSilvaSantos_tcc.pdf: 4692274 bytes, checksum: f3db6f044a38282e8f975743bafc5c12 (MD5)This work intends to implement the four linear modulations employed in the DVB-RCS2 protocol: 𝜋/2-BPSK, QPSK, 8PSK e 16QAM. The modulations will be implemented in baseband using a Square Root Raised Cosine Filter for pulse formatting with a roll-off factor of 0,2. GNU/Octave scripts were developed for reference values and test vectors generation, and to compare experimentally obtained data with the reference models. The filter coefficients and the constellation symbols were quantised using fixed point. The bit depth used in the quantisation process was determined by a numerical precision analysis that used GNU/Octave to compare the mean square error between the floating-point values and the quantised ones. A script was developed in order to automatise the generation of the VHDL description of the SRRC filter based on its coefficients, the number of bits used for quantisation and the oversample factor. The system was validated using behavioural simulations and one hardware implementation in a development kit. This implementation contains one architecture with memories containing test vectors. The behavioural simulations were performed at a 125 MHz frequency and revealed the system’s latency and symbol transmission rate: 376 ns and 17,5 MHz. The modulator and a test architecture, both described using VHDL, were implemented in a XC7Z010-1CLG400C FPGA contained in the Zybo Rev. B development kit at the operating frequency of 125 MHz. Verifications showed that the system without the instrumentation hardware inserted by the Integrated Logic Analyser (ILA) can be implemented at a 166,67 MHz operating frequency. Running at the standard 125 MHz frequency the system uses 3921 Look-Up Tables (LUTs), 4547 registers, 2 block memories, 38 input and output pins, one global clock buffer and 121 mW of power. The data obtained using the ILA was compared with the reference models and the average quadratic error found was close to 10−6 for the real and imaginary terms of the implemented modulations.A concessão da licença deste item refere-se ao termo de autorização impresso assinado pelo autor que autoriza a Biblioteca Digital da Produção Intelectual Discente da Universidade de Brasília (BDM) a disponibilizar meu trabalho de conclusão de curso por meio do sítio bdm.unb.br, com as seguintes condições: disponível sob Licença Creative Commons 4.0 International, que permite copiar, distribuir e transmitir o trabalho, desde que seja citado o autor e licenciante. Não permite o uso para fins comerciais nem a adaptação desta.info:eu-repo/semantics/openAccessModulação digitalFPGAs (Field Programmable Gate Arrays)VHDL (Linguagem descritiva de hardware)Comunicações digitaisImplementação de um modulador para DVB-RCS2 em FPGAinfo:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/bachelorThesis2020-07-21T10:47:41Z2020-07-21T10:47:41Z2019-12-12porreponame:Biblioteca Digital de Monografias da UnBinstname:Universidade de Brasília (UnB)instacron:UNBLICENSElicense.txtlicense.txttext/plain1817http://bdm.unb.br/xmlui/bitstream/10483/24393/2/license.txt21554873e56ad8ddc69c092699b98f95MD52ORIGINAL2019_DaviAntonioDaSilvaSantos_tcc.pdf2019_DaviAntonioDaSilvaSantos_tcc.pdfapplication/pdf4692274http://bdm.unb.br/xmlui/bitstream/10483/24393/1/2019_DaviAntonioDaSilvaSantos_tcc.pdff3db6f044a38282e8f975743bafc5c12MD5110483/243932020-07-21 07:47:41.363oai:bdm.unb.br:10483/24393w4kgbmVjZXNzw6FyaW8gY29uY29yZGFyIGNvbSBhIGxpY2Vuw6dhIGRlIGRpc3RyaWJ1acOnw6NvIG7Do28tZXhjbHVzaXZhLAphbnRlcyBxdWUgbyBkb2N1bWVudG8gcG9zc2EgYXBhcmVjZXIgbmEgQmlibGlvdGVjYSBEaWdpdGFsIGRhIFByb2R1w6fDo28gCkRpc2NlbnRlIGRhIFVuaXZlcnNpZGFkZSBkZSBCcmFzw61saWEuIFBvciBmYXZvciwgbGVpYSBhCmxpY2Vuw6dhIGF0ZW50YW1lbnRlLiBDYXNvIG5lY2Vzc2l0ZSBkZSBhbGd1bSBlc2NsYXJlY2ltZW50byBlbnRyZSBlbQpjb250YXRvIGF0cmF2w6lzIGRlOiBiZG1AYmNlLnVuYi5iciBvdSAzMTA3LTI2ODcuCgpMSUNFTsOHQSBERSBESVNUUklCVUnDh8ODTyBOw4NPLUVYQ0xVU0lWQQoKQW8gYXNzaW5hciBlIGVudHJlZ2FyIGVzdGEgbGljZW7Dp2EsIG8vYSBTci4vU3JhLiAoYXV0b3Igb3UgZGV0ZW50b3IgZG9zCmRpcmVpdG9zIGRlIGF1dG9yKToKCmEpIENvbmNlZGUgw6AgVW5pdmVyc2lkYWRlIGRlIEJyYXPDrWxpYSBvIGRpcmVpdG8gbsOjby1leGNsdXNpdm8gZGUKcmVwcm9kdXppciwgY29udmVydGVyIChjb21vIGRlZmluaWRvIGFiYWl4byksIGNvbXVuaWNhciBlL291CmRpc3RyaWJ1aXIgbyBkb2N1bWVudG8gZW50cmVndWUgKGluY2x1aW5kbyBvIHJlc3Vtby9hYnN0cmFjdCkgZW0KZm9ybWF0byBkaWdpdGFsIG91IGltcHJlc3NvIGUgZW0gcXVhbHF1ZXIgbWVpby4KCmIpIERlY2xhcmEgcXVlIG8gZG9jdW1lbnRvIGVudHJlZ3VlIMOpIHNldSB0cmFiYWxobyBvcmlnaW5hbCwgZSBxdWUKZGV0w6ltIG8gZGlyZWl0byBkZSBjb25jZWRlciBvcyBkaXJlaXRvcyBjb250aWRvcyBuZXN0YSBsaWNlbsOnYS4gRGVjbGFyYQp0YW1iw6ltIHF1ZSBhIGVudHJlZ2EgZG8gZG9jdW1lbnRvIG7Do28gaW5mcmluZ2UsIHRhbnRvIHF1YW50byBsaGUgw6kKcG9zc8OtdmVsIHNhYmVyLCBvcyBkaXJlaXRvcyBkZSBxdWFscXVlciBvdXRyYSBwZXNzb2Egb3UgZW50aWRhZGUuCgpjKSBTZSBvIGRvY3VtZW50byBlbnRyZWd1ZSBjb250w6ltIG1hdGVyaWFsIGRvIHF1YWwgbsOjbyBkZXTDqW0gb3MKZGlyZWl0b3MgZGUgYXV0b3IsIGRlY2xhcmEgcXVlIG9idGV2ZSBhdXRvcml6YcOnw6NvIGRvIGRldGVudG9yIGRvcwpkaXJlaXRvcyBkZSBhdXRvciBwYXJhIGNvbmNlZGVyIMOgIFVuaXZlcnNpZGFkZSBkZSBCcmFzw61saWEgb3MgZGlyZWl0b3MKcmVxdWVyaWRvcyBwb3IgZXN0YSBsaWNlbsOnYSwgZSBxdWUgZXNzZSBtYXRlcmlhbCBjdWpvcyBkaXJlaXRvcyBzw6NvIGRlCnRlcmNlaXJvcyBlc3TDoSBjbGFyYW1lbnRlIGlkZW50aWZpY2FkbyBlIHJlY29uaGVjaWRvIG5vIHRleHRvIG91CmNvbnRlw7pkbyBkbyBkb2N1bWVudG8gZW50cmVndWUuCgpTZSBvIGRvY3VtZW50byBlbnRyZWd1ZSDDqSBiYXNlYWRvIGVtIHRyYWJhbGhvIGZpbmFuY2lhZG8gb3UgYXBvaWFkbwpwb3Igb3V0cmEgaW5zdGl0dWnDp8OjbyBxdWUgbsOjbyBhIFVuaXZlcnNpZGFkZSBkZSBCcmFzw61saWEsIGRlY2xhcmEgcXVlCmN1bXByaXUgcXVhaXNxdWVyIG9icmlnYcOnw7VlcyBleGlnaWRhcyBwZWxvIHJlc3BlY3Rpdm8gY29udHJhdG8gb3UKYWNvcmRvLgoKQSBVbml2ZXJzaWRhZGUgZGUgQnJhc8OtbGlhIGlkZW50aWZpY2Fyw6EgY2xhcmFtZW50ZSBvKHMpIHNldSAocykgbm9tZSAocykKY29tbyBvIChzKSBhdXRvciAoZXMpIG91IGRldGVudG9yIChlcykgZG9zIGRpcmVpdG9zIGRvIGRvY3VtZW50bwplbnRyZWd1ZSwgZSBuw6NvIGZhcsOhIHF1YWxxdWVyIGFsdGVyYcOnw6NvLCBwYXJhIGFsw6ltIGRhcyBwZXJtaXRpZGFzIHBvcgplc3RhIGxpY2Vuw6dhLgo=Biblioteca Digital de Monografiahttps://bdm.unb.br/PUBhttp://bdm.unb.br/oai/requestbdm@bce.unb.br||patricia@bce.unb.bropendoar:115712020-07-21T10:47:41Biblioteca Digital de Monografias da UnB - Universidade de Brasília (UnB)false
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