Integração e análise de desempenho de arquiteturas RISC-V paralelas

Detalhes bibliográficos
Autor(a) principal: Krebs, Casio Pacheco, 1997-
Data de Publicação: 2023
Tipo de documento: Dissertação
Idioma: por
Título da fonte: Biblioteca Digital de Teses e Dissertações da Universidade Estadual de Campinas (UNICAMP)
Texto Completo: https://hdl.handle.net/20.500.12733/9862
Resumo: Orientadores: Lucas Francisco Wanner, Guido Costa Souza de Araújo
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spelling Integração e análise de desempenho de arquiteturas RISC-V paralelasIntegration and performance analysis of parallel RISC-V architecturesArquitetura de computadorProcessamento paralelo (Computadores)Computação de alto desempenhoComputer architectureParallel processing (Electronic computers)High performance computingOrientadores: Lucas Francisco Wanner, Guido Costa Souza de AraújoDissertação (mestrado) - Universidade Estadual de Campinas, Instituto de ComputaçãoResumo: O uso de arquiteturas vetoriais e matriciais tem o potencial de aceleração proporcional à quantidade de unidades de processamento primitiva e permitem reduzir a sobrecarga na cache de instruções. Neste cenário, acelerar rotinas de multiplicação e acumulação (MAC) sobre estruturas regulares, por meio do processamento paralelo de dados em estruturas de hardware dedicadas, tornou-se um objetivo desejado, tanto pela indústria, quanto pelo ambiente acadêmico. No entanto, a ativação dessas estruturas não são triviais, necessitando de intervenções por parte do programador no código base da aplicação, caso contrário, o código não estará atingindo o máximo de eficiência promovido pelo sistema. Neste trabalho, são investigados o coprocessador vetorial Hwacha e o acelerador matricial Gemmini, concomitantemente com o processador RISC-V superescalar BOOM. A fim de eliminar a dependência de intervenções no código base e do conhecimento das rotinas de ativação, a ferramenta de reescrita de código automática SMR foi estendida, a partir do desenvolvimento de novas bibliotecas, que resumem as rotinas de preparação e movimentação de dados, combinados com as instruções de ativação do Hwacha e do Gemmini, nos padrões de execução GEMV e GEMM. Com o uso da ferramenta SMR acordado com a plataforma Verilator, foi criado um ecossistema de simulação, onde o desempenho separado do Hwacha e do Gemmini foram analisados, e na sequência, comparados com o processador RISC-V BOOM, a partir de sete aplicações do conjunto de Álgebra Linear do benchmark Polybench. Com esse ecossistema de simulação, acreditamos disponibilizar uma ferramenta capaz de ativar essas estruturas de aceleração sem a necessidade de intervenções no código base da aplicaçãoAbstract: The use of vector and matrix architectures has the potential for acceleration proportional to the number of primitive processing units and allows reducing the overhead in the instruction cache. In this scenario, accelerating multiplication and accumulation (MAC) routines on regular structures, through parallel processing of data in dedicated hardware structures, has become a desired objective, both by industry and by the academic environment. However, the activation of these structures is not trivial, requiring interventions by the programmer in the base code of the application, otherwise the code will not be reaching the maximum efficiency promoted by the system. In this work, the Hwacha vector coprocessor and the Gemmini matrix accelerator are investigated, concomitantly with the BOOM superscalar RISC-V processor. In order to eliminate the dependency on interventions in the base code and knowledge of activation routines, the SMR automatic code rewriting tool was extended, starting with the development of new libraries, which summarize the preparation and data movement routines, combined with the Hwacha and Gemmini activation instructions in the GEMV and GEMM runtime patterns. With the use of the SMR tool agreed with the Verilator platform, a simulation ecosystem was created, where the separate performance of the Hwacha and the Gemmini were analyzed, and then compared with the RISC-V BOOM processor, from seven applications of the Linear Algebra set of the Polybench benchmark. With this simulation ecosystem, we believe we can provide a tool capable of activating these acceleration structures without the need for interventions in the application's base codeMestradoCiência da ComputaçãoMestre em Ciência da Computação[s.n.]Wanner, Lucas Francisco, 1981-Araújo, Guido Costa Souza de, 1962-Azevedo, Rodolfo Jardim deRutzig, Mateus BeckUniversidade Estadual de Campinas (UNICAMP). Instituto de ComputaçãoPrograma de Pós-Graduação em Ciência da ComputaçãoUNIVERSIDADE ESTADUAL DE CAMPINASKrebs, Casio Pacheco, 1997-20232023-04-03T00:00:00Zinfo:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/masterThesisapplication/pdf1 recurso online (69 p.) : il., digital, arquivo PDF.https://hdl.handle.net/20.500.12733/9862KREBS, Casio Pacheco. Integração e análise de desempenho de arquiteturas RISC-V paralelas. 2023. 1 recurso online (69 p.) Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação, Campinas, SP. Disponível em: https://hdl.handle.net/20.500.12733/9862. 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