Arquitetura de um microcomputador para controle de processos concorrentes em tempo real

Detalhes bibliográficos
Autor(a) principal: Geus, Paulo Lício de, 1956-
Data de Publicação: 1985
Tipo de documento: Dissertação
Idioma: por
Título da fonte: Biblioteca Digital de Teses e Dissertações da Universidade Estadual de Campinas (UNICAMP)
Texto Completo: https://hdl.handle.net/20.500.12733/1577648
Resumo: Orientador: Mario Jino
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spelling Arquitetura de um microcomputador para controle de processos concorrentes em tempo realArquitetura de computadorMicrocomputadores - ArquiteturaProcessamento eletrônico de dados em tempo realOrientador: Mario JinoDissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia de CampinasResumo: Este trabalho descreve. Modificações introduzidas sobre a arquitetura existente de um microcomputador modular para atender requisitos de novas aplicações propostas. Tais aplicações envolvem aquisição de dados e processamento em tempo rea1 , além do gerenciamento de um grande número de interfaces de comunicação série. O objetivo procurado foi a obtenção de um sistema com baixo tempo de resposta a eventos assíncronos, otimização do fluxo de dados e boa taxa de processamento, dentro das limitações de gerenciamento de memória implícitas à CPU"de 8 bits utilizada. As principais modificações de hardware introduzidas são: uma unidade de gerenciamento de memória. com página.s de 4 Kbytes é 64 contextos de paginação residentes; um esquema de interrupções vetorizadas (família Z80) para a identificação automática de até 128 eventos diferentes; um controlador de DMA dispondo de 11 canais independentes com acesso ao espaço total de 1 Mbyte do microcomputador.Abstract: This work describes enhancements made over the existing architecture of a modular microcomputer to support the requirements of proposed new applications. Such applications involve data aquisition and real-time processing, as well as the management of several serial communication interfaces. The desired goal was to get a system with low response time to asynchronous events, optimized data flow and good throughput, within the memory management limitations implied by the use of an 8 bit CPU. The main hardware alterations are: a memory-management unit with 4K byte pages and 54 resident pagination contexts; a vectorized interrupt scheme (Z80 family) for automatic identification of up to 128 different events; a DMA controller supporting 11 independent channels, with access to the full 1 Mbyte space of the microcomputer.MestradoMestre em Engenharia Elétrica[s.n.]Jino, Mario, 1943-Universidade Estadual de Campinas (UNICAMP). Faculdade de Engenharia de CampinasPrograma de Pós-Graduação em Engenharia ElétricaUNIVERSIDADE ESTADUAL DE CAMPINASGeus, Paulo Lício de, 1956-19851985-07-19T00:00:00Zinfo:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/masterThesisapplication/pdf99f.https://hdl.handle.net/20.500.12733/1577648GEUS, Paulo Lício de. Arquitetura de um microcomputador para controle de processos concorrentes em tempo real. 1985. 99f. Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia de Campinas, Campinas, SP. Disponível em: https://hdl.handle.net/20.500.12733/1577648. Acesso em: 2 set. 2024.https://repositorio.unicamp.br/acervo/detalhe/47924porreponame:Biblioteca Digital de Teses e Dissertações da Universidade Estadual de Campinas (UNICAMP)instname:Universidade Estadual de Campinas (UNICAMP)instacron:UNICAMPinfo:eu-repo/semantics/openAccess2022-04-29T14:58:17Zoai::47924Biblioteca Digital de Teses e DissertaçõesPUBhttp://repositorio.unicamp.br/oai/tese/oai.aspsbubd@unicamp.bropendoar:2022-04-29T14:58:17Biblioteca Digital de Teses e Dissertações da Universidade Estadual de Campinas (UNICAMP) - Universidade Estadual de Campinas (UNICAMP)false
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