Estudo e implementação de somador com detecção de fim de cálculo para circuitos assíncronos

Detalhes bibliográficos
Autor(a) principal: Sartori, Giovani Heriberto
Data de Publicação: 2005
Tipo de documento: Dissertação
Idioma: por
Título da fonte: Biblioteca Digital de Teses e Dissertações da UFRGS
Texto Completo: http://hdl.handle.net/10183/11487
Resumo: É contínua a procura por técnicas de construção de circuitos que ajudem a minimizar os problemas existentes no mercado de microeletrônica atual. Uma alternativa para a resolução destes problemas consiste na utilização de circuitos assíncronos. Circuitos aritméticos são alvo de um contínuo esforço na busca de melhores resultados de desempenho e área. Em especial o somador é uma das partes constituintes desta classe de circuitos que apresenta interessante campo para pesquisas. Este trabalho apresenta um método de avaliação de somadores implementados através do uso de famílias lógicas CMOS dual-rail. Esta tarefa é realizada através do uso de um circuito assíncrono que serve como base de avaliação. Este circuito obedece ao protocolo de comunicação utilizado pelos somadores e nele são desenvolvidas diversas aplicações para que seja possível avaliar o comportamento dos somadores quando expostos a diferentes padrões de vetores. Os parâmetros avaliados nas estruturas dos somadores são número de transistores, atraso e consumo de potência para topologias carry look-ahead e ripple carry adders. Na avaliação dos somadores através de simulação elétrica são utilizadas as ferramentas Pspice e Spectre da Cadence. As tecnologias utilizadas nesta caracterização são AMI 0.5 da MOSIS e AMS 0.35. Como resultados são apresentados dados que demonstram a economia no número de transistores obtida através do uso da técnica de múltiplas saídas para o CLA, que a família DCVS geralmente apresenta os menores atrasos médios quando comparada a outras estruturas e a potencialidade de famílias NCL.
id URGS_2a4acff83fba1ee73e5744a95b142b96
oai_identifier_str oai:www.lume.ufrgs.br:10183/11487
network_acronym_str URGS
network_name_str Biblioteca Digital de Teses e Dissertações da UFRGS
repository_id_str 1853
spelling Sartori, Giovani HeribertoRibas, Renato Perez2008-01-12T05:10:25Z2005http://hdl.handle.net/10183/11487000615802É contínua a procura por técnicas de construção de circuitos que ajudem a minimizar os problemas existentes no mercado de microeletrônica atual. Uma alternativa para a resolução destes problemas consiste na utilização de circuitos assíncronos. Circuitos aritméticos são alvo de um contínuo esforço na busca de melhores resultados de desempenho e área. Em especial o somador é uma das partes constituintes desta classe de circuitos que apresenta interessante campo para pesquisas. Este trabalho apresenta um método de avaliação de somadores implementados através do uso de famílias lógicas CMOS dual-rail. Esta tarefa é realizada através do uso de um circuito assíncrono que serve como base de avaliação. Este circuito obedece ao protocolo de comunicação utilizado pelos somadores e nele são desenvolvidas diversas aplicações para que seja possível avaliar o comportamento dos somadores quando expostos a diferentes padrões de vetores. Os parâmetros avaliados nas estruturas dos somadores são número de transistores, atraso e consumo de potência para topologias carry look-ahead e ripple carry adders. Na avaliação dos somadores através de simulação elétrica são utilizadas as ferramentas Pspice e Spectre da Cadence. As tecnologias utilizadas nesta caracterização são AMI 0.5 da MOSIS e AMS 0.35. Como resultados são apresentados dados que demonstram a economia no número de transistores obtida através do uso da técnica de múltiplas saídas para o CLA, que a família DCVS geralmente apresenta os menores atrasos médios quando comparada a outras estruturas e a potencialidade de famílias NCL.The search for construction techniques of circuits that helps to minimize the challenges that occurs in nowadays microelectronic market is continuous. An alternative to solve great part of these problems is the use of asynchronous circuits. Arithmetic circuits are the target of a continuous effort in the pursuit of better results in terms of performance and area. Adder circuits in special compose a subset of this class of circuits that presents an interesting research field. This work presents an evaluation method for adders that where implemented through different dual-rail logic families. This task is accomplished through the use of asynchronous circuits used as an evaluation base. The asynchronous circuits implemented obey the communication protocol adopted by the adders and implement different applications. These applications are constructed with the finality of study the adder’s behavior when they are exposed to different vector patterns. The adder’s evaluated parameters are the number of transistors, delay and power consumption of topologies like Carry Look-ahead and Ripple Carry Adders. The electrical simulations were accomplished trough the use of Pspice and Cadence’s Spectre cad tools. MOSIS AMI 0.5 and AMS 0.35 transistor technologies were utilized in the electrical characterization of the adders. Some of the results obtained trough this work that could be cited are: the low transistor count presented for the Multiple Outputs CLA structures, the performance advantage of the DCVS family in relation to the other families and the evaluation of NCL logic family potentiality.application/pdfporMicroeletrônicaCircuitos assincronosArithmetic circuitsSelf-timed architecturesAsynchronous circuitsProject and simulation of addersEstudo e implementação de somador com detecção de fim de cálculo para circuitos assíncronosStudy and implementation of adders with completion detection targeted to asynchronous circuits design info:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/masterThesisUniversidade Federal do Rio Grande do SulInstituto de InformáticaPrograma de Pós-Graduação em ComputaçãoPorto Alegre, BR-RS2005mestradoinfo:eu-repo/semantics/openAccessreponame:Biblioteca Digital de Teses e Dissertações da UFRGSinstname:Universidade Federal do Rio Grande do Sul (UFRGS)instacron:UFRGSTEXT000615802.pdf.txt000615802.pdf.txtExtracted Texttext/plain202125http://www.lume.ufrgs.br/bitstream/10183/11487/2/000615802.pdf.txt73606aa22ba93240d34027738637a8e8MD52ORIGINAL000615802.pdf000615802.pdfTexto completoapplication/pdf1102654http://www.lume.ufrgs.br/bitstream/10183/11487/1/000615802.pdf7edd864a5b784a5ecd38d6d5bb526603MD51THUMBNAIL000615802.pdf.jpg000615802.pdf.jpgGenerated Thumbnailimage/jpeg1109http://www.lume.ufrgs.br/bitstream/10183/11487/3/000615802.pdf.jpg7c7a66a840a4f9c7eddedbe0a85313fbMD5310183/114872018-10-17 08:31:29.526oai:www.lume.ufrgs.br:10183/11487Biblioteca Digital de Teses e Dissertaçõeshttps://lume.ufrgs.br/handle/10183/2PUBhttps://lume.ufrgs.br/oai/requestlume@ufrgs.br||lume@ufrgs.bropendoar:18532018-10-17T11:31:29Biblioteca Digital de Teses e Dissertações da UFRGS - Universidade Federal do Rio Grande do Sul (UFRGS)false
dc.title.pt_BR.fl_str_mv Estudo e implementação de somador com detecção de fim de cálculo para circuitos assíncronos
dc.title.alternative.en.fl_str_mv Study and implementation of adders with completion detection targeted to asynchronous circuits design
title Estudo e implementação de somador com detecção de fim de cálculo para circuitos assíncronos
spellingShingle Estudo e implementação de somador com detecção de fim de cálculo para circuitos assíncronos
Sartori, Giovani Heriberto
Microeletrônica
Circuitos assincronos
Arithmetic circuits
Self-timed architectures
Asynchronous circuits
Project and simulation of adders
title_short Estudo e implementação de somador com detecção de fim de cálculo para circuitos assíncronos
title_full Estudo e implementação de somador com detecção de fim de cálculo para circuitos assíncronos
title_fullStr Estudo e implementação de somador com detecção de fim de cálculo para circuitos assíncronos
title_full_unstemmed Estudo e implementação de somador com detecção de fim de cálculo para circuitos assíncronos
title_sort Estudo e implementação de somador com detecção de fim de cálculo para circuitos assíncronos
author Sartori, Giovani Heriberto
author_facet Sartori, Giovani Heriberto
author_role author
dc.contributor.author.fl_str_mv Sartori, Giovani Heriberto
dc.contributor.advisor1.fl_str_mv Ribas, Renato Perez
contributor_str_mv Ribas, Renato Perez
dc.subject.por.fl_str_mv Microeletrônica
Circuitos assincronos
topic Microeletrônica
Circuitos assincronos
Arithmetic circuits
Self-timed architectures
Asynchronous circuits
Project and simulation of adders
dc.subject.eng.fl_str_mv Arithmetic circuits
Self-timed architectures
Asynchronous circuits
Project and simulation of adders
description É contínua a procura por técnicas de construção de circuitos que ajudem a minimizar os problemas existentes no mercado de microeletrônica atual. Uma alternativa para a resolução destes problemas consiste na utilização de circuitos assíncronos. Circuitos aritméticos são alvo de um contínuo esforço na busca de melhores resultados de desempenho e área. Em especial o somador é uma das partes constituintes desta classe de circuitos que apresenta interessante campo para pesquisas. Este trabalho apresenta um método de avaliação de somadores implementados através do uso de famílias lógicas CMOS dual-rail. Esta tarefa é realizada através do uso de um circuito assíncrono que serve como base de avaliação. Este circuito obedece ao protocolo de comunicação utilizado pelos somadores e nele são desenvolvidas diversas aplicações para que seja possível avaliar o comportamento dos somadores quando expostos a diferentes padrões de vetores. Os parâmetros avaliados nas estruturas dos somadores são número de transistores, atraso e consumo de potência para topologias carry look-ahead e ripple carry adders. Na avaliação dos somadores através de simulação elétrica são utilizadas as ferramentas Pspice e Spectre da Cadence. As tecnologias utilizadas nesta caracterização são AMI 0.5 da MOSIS e AMS 0.35. Como resultados são apresentados dados que demonstram a economia no número de transistores obtida através do uso da técnica de múltiplas saídas para o CLA, que a família DCVS geralmente apresenta os menores atrasos médios quando comparada a outras estruturas e a potencialidade de famílias NCL.
publishDate 2005
dc.date.issued.fl_str_mv 2005
dc.date.accessioned.fl_str_mv 2008-01-12T05:10:25Z
dc.type.status.fl_str_mv info:eu-repo/semantics/publishedVersion
dc.type.driver.fl_str_mv info:eu-repo/semantics/masterThesis
format masterThesis
status_str publishedVersion
dc.identifier.uri.fl_str_mv http://hdl.handle.net/10183/11487
dc.identifier.nrb.pt_BR.fl_str_mv 000615802
url http://hdl.handle.net/10183/11487
identifier_str_mv 000615802
dc.language.iso.fl_str_mv por
language por
dc.rights.driver.fl_str_mv info:eu-repo/semantics/openAccess
eu_rights_str_mv openAccess
dc.format.none.fl_str_mv application/pdf
dc.source.none.fl_str_mv reponame:Biblioteca Digital de Teses e Dissertações da UFRGS
instname:Universidade Federal do Rio Grande do Sul (UFRGS)
instacron:UFRGS
instname_str Universidade Federal do Rio Grande do Sul (UFRGS)
instacron_str UFRGS
institution UFRGS
reponame_str Biblioteca Digital de Teses e Dissertações da UFRGS
collection Biblioteca Digital de Teses e Dissertações da UFRGS
bitstream.url.fl_str_mv http://www.lume.ufrgs.br/bitstream/10183/11487/2/000615802.pdf.txt
http://www.lume.ufrgs.br/bitstream/10183/11487/1/000615802.pdf
http://www.lume.ufrgs.br/bitstream/10183/11487/3/000615802.pdf.jpg
bitstream.checksum.fl_str_mv 73606aa22ba93240d34027738637a8e8
7edd864a5b784a5ecd38d6d5bb526603
7c7a66a840a4f9c7eddedbe0a85313fb
bitstream.checksumAlgorithm.fl_str_mv MD5
MD5
MD5
repository.name.fl_str_mv Biblioteca Digital de Teses e Dissertações da UFRGS - Universidade Federal do Rio Grande do Sul (UFRGS)
repository.mail.fl_str_mv lume@ufrgs.br||lume@ufrgs.br
_version_ 1810085109035958272

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