Automated design space exploration of approximate VLSI architectures for low-power tree-based learning models

• Autor(a) principal: Abreu, Brunno Alves de
• Data de Publicação: 2023
• Tipo de documento: Tese
• Idioma: eng
• Título da fonte: Biblioteca Digital de Teses e Dissertações da UFRGS
• Texto Completo: http://hdl.handle.net/10183/271314
• topic: Aprendizado de máquina; Computação aproximativa; Microeletrônica; Cmos : Circuitos integrados : Eletronica; Árvores de decisões; Low-power; Random forests

A evolução da tecnologia CMOS tem levado a um aumento da capacidade computacional de dispositivos eletrônicos, permitindo o processamento de aplicações complexas em plataformas embarcadas. Um exemplo disso é o aumento de aplicações de aprendizado de máquina (ML) processadas no dispositivo. Essas técnicas são eficientes para reconhecimento de padrões e predição, mas requerem muitos dados e operações para gerar modelos eficientes. Assim, ao considerar dispositivos com limitações de bateria, como wearables, modelos simples como os baseados em árvores podem ser mais adequados, dada sua eficiência em potência/energia. Algoritmos de ML permitem a inserção de erros sem necessariamente comprometerem a saída, tornando técnicas de computação aproximada (AxC) alternativas promissoras para diminuir os custos energéticos dessas aplicações. O problema que surge é que o uso de AxC combinado com a seleção do modelo aumenta o número de parâmetros a serem considerados durante a exploração do espaço de projeto (DSE). Essa tese propõe o uso de frameworks para gerar aceleradores VLSI de ML e fazer a síntese automaticamente, para diferentes graus de aproximação, acelerando a DSE. Os frameworks propostos mapeiam modelos de ML para HDL, utilizando técnicas de AxC em diferentes camadas para atingir melhores economias de energia/área. A eficiência dos frameworks propostos é verificada explorando arquiteturas VLSI aproximadas para árvores de decisão (DT) e florestas randômicas (RF). Diferentes parâmetros foram testados, como profundidade da árvore, número de árvores e nível de quantização, somando 1540 designs. Os outros frameworks propostos exploram técnicas de aproximação de comparadores e gate-level pruning nas DTs/RFs. Os modelos gerados pelo framework inicial apresentam reduções de potência de 10× ou mais para a mesma vazão de inferência reportada em trabalhos anteriores. Os outros frameworks também obtiveram economias de potência significativas comparados ao estado-da-arte. A principal contribuição dessa tese é permitir uma DSE de modelos de ML automatizada, permitindo que projetistas façam uma verificação mais precisa dos trade-offs envolvidos no processo.