Projeto de operadores aritmeticos de ponto flutuante em tecnologia cmos

Detalhes bibliográficos
Autor(a) principal: Cleto, Laerte Davi
Data de Publicação: 1990
Tipo de documento: Dissertação
Idioma: por
Título da fonte: Biblioteca Digital de Teses e Dissertações da UFRGS
Texto Completo: http://hdl.handle.net/10183/26860
Resumo: Este trabalho aborda algumas etapas do projeto de operadores aritméticos de ponto flutuante visando sua IMPLENENTAÇÃ0 lntegrada. Inicialmente são estudados os algoritmos das operações de adição, subtração e multiplicação envolvendo operandos representados nos formatos estabelecidos pelo Padrão IEEE para aritmética binária de ponto flutuante [IEE 87]. A partir dos algoritmos são propostas arquiteturas para aqueles operadores, procurando aproveitar características de paralelismo para acelerar a execução. Detalha-se a proposta arquitetural do operador de multiplicação em ponto flutuante considerando algumas questões de caráter pratico. Estabelece-se uma estrutura pipeline, o controle e a temporização para o circuito. A implementação, neste nível, e validada por simulação.
id URGS_ed3a85f8aaa71cf9de1adc0b054b3b83
oai_identifier_str oai:www.lume.ufrgs.br:10183/26860
network_acronym_str URGS
network_name_str Biblioteca Digital de Teses e Dissertações da UFRGS
repository_id_str 1853
spelling Cleto, Laerte DaviWagner, Tiaraju VasconcellosNavaux, Philippe Olivier Alexandre2010-11-26T04:20:28Z1990http://hdl.handle.net/10183/26860000031251Este trabalho aborda algumas etapas do projeto de operadores aritméticos de ponto flutuante visando sua IMPLENENTAÇÃ0 lntegrada. Inicialmente são estudados os algoritmos das operações de adição, subtração e multiplicação envolvendo operandos representados nos formatos estabelecidos pelo Padrão IEEE para aritmética binária de ponto flutuante [IEE 87]. A partir dos algoritmos são propostas arquiteturas para aqueles operadores, procurando aproveitar características de paralelismo para acelerar a execução. Detalha-se a proposta arquitetural do operador de multiplicação em ponto flutuante considerando algumas questões de caráter pratico. Estabelece-se uma estrutura pipeline, o controle e a temporização para o circuito. A implementação, neste nível, e validada por simulação.This work deals with some design steps of integrated floating-point arithmetic operators. Firstly, the algorithms of floating-point addition, subtraction and multiplication are studied, based on the IEEE Standard for binary floating-point arithmetic CIEE 87]. After, some architectural solutions are proposed for the above operators, taking in account the parallel caracteristics of the algorithms for gain execution speed. The architectural level of the floating-point multiplier operator is detailed, emphasizing some practical matters; including a pipeline structure, control and timing of the circuit. Simulation is used to confirm the design proposed.application/pdfporMicroeletrônicaArquitetura de computadoresProcessadores aritmeticosAritmetica : Ponto flutuanteProjeto de operadores aritmeticos de ponto flutuante em tecnologia cmosinfo:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/masterThesisUniversidade Federal do Rio Grande do SulCurso de Pós-Graduação em Ciência da ComputaçãoPorto Alegre, BR-RS1990mestradoinfo:eu-repo/semantics/openAccessreponame:Biblioteca Digital de Teses e Dissertações da UFRGSinstname:Universidade Federal do Rio Grande do Sul (UFRGS)instacron:UFRGSORIGINAL000031251.pdf000031251.pdfTexto completoapplication/pdf28693551http://www.lume.ufrgs.br/bitstream/10183/26860/1/000031251.pdf1353ea13e199e0348128bfe7c763e8ecMD51TEXT000031251.pdf.txt000031251.pdf.txtExtracted Texttext/plain244978http://www.lume.ufrgs.br/bitstream/10183/26860/2/000031251.pdf.txtf56e259d5797001ffb12d6183ffe16abMD52THUMBNAIL000031251.pdf.jpg000031251.pdf.jpgGenerated Thumbnailimage/jpeg1311http://www.lume.ufrgs.br/bitstream/10183/26860/3/000031251.pdf.jpg08d84360523cba171f3790b20668f572MD5310183/268602018-10-11 08:22:42.067oai:www.lume.ufrgs.br:10183/26860Biblioteca Digital de Teses e Dissertaçõeshttps://lume.ufrgs.br/handle/10183/2PUBhttps://lume.ufrgs.br/oai/requestlume@ufrgs.br||lume@ufrgs.bropendoar:18532018-10-11T11:22:42Biblioteca Digital de Teses e Dissertações da UFRGS - Universidade Federal do Rio Grande do Sul (UFRGS)false
dc.title.pt_BR.fl_str_mv Projeto de operadores aritmeticos de ponto flutuante em tecnologia cmos
title Projeto de operadores aritmeticos de ponto flutuante em tecnologia cmos
spellingShingle Projeto de operadores aritmeticos de ponto flutuante em tecnologia cmos
Cleto, Laerte Davi
Microeletrônica
Arquitetura de computadores
Processadores aritmeticos
Aritmetica : Ponto flutuante
title_short Projeto de operadores aritmeticos de ponto flutuante em tecnologia cmos
title_full Projeto de operadores aritmeticos de ponto flutuante em tecnologia cmos
title_fullStr Projeto de operadores aritmeticos de ponto flutuante em tecnologia cmos
title_full_unstemmed Projeto de operadores aritmeticos de ponto flutuante em tecnologia cmos
title_sort Projeto de operadores aritmeticos de ponto flutuante em tecnologia cmos
author Cleto, Laerte Davi
author_facet Cleto, Laerte Davi
author_role author
dc.contributor.author.fl_str_mv Cleto, Laerte Davi
dc.contributor.advisor1.fl_str_mv Wagner, Tiaraju Vasconcellos
dc.contributor.advisor-co1.fl_str_mv Navaux, Philippe Olivier Alexandre
contributor_str_mv Wagner, Tiaraju Vasconcellos
Navaux, Philippe Olivier Alexandre
dc.subject.por.fl_str_mv Microeletrônica
Arquitetura de computadores
Processadores aritmeticos
Aritmetica : Ponto flutuante
topic Microeletrônica
Arquitetura de computadores
Processadores aritmeticos
Aritmetica : Ponto flutuante
description Este trabalho aborda algumas etapas do projeto de operadores aritméticos de ponto flutuante visando sua IMPLENENTAÇÃ0 lntegrada. Inicialmente são estudados os algoritmos das operações de adição, subtração e multiplicação envolvendo operandos representados nos formatos estabelecidos pelo Padrão IEEE para aritmética binária de ponto flutuante [IEE 87]. A partir dos algoritmos são propostas arquiteturas para aqueles operadores, procurando aproveitar características de paralelismo para acelerar a execução. Detalha-se a proposta arquitetural do operador de multiplicação em ponto flutuante considerando algumas questões de caráter pratico. Estabelece-se uma estrutura pipeline, o controle e a temporização para o circuito. A implementação, neste nível, e validada por simulação.
publishDate 1990
dc.date.issued.fl_str_mv 1990
dc.date.accessioned.fl_str_mv 2010-11-26T04:20:28Z
dc.type.status.fl_str_mv info:eu-repo/semantics/publishedVersion
dc.type.driver.fl_str_mv info:eu-repo/semantics/masterThesis
format masterThesis
status_str publishedVersion
dc.identifier.uri.fl_str_mv http://hdl.handle.net/10183/26860
dc.identifier.nrb.pt_BR.fl_str_mv 000031251
url http://hdl.handle.net/10183/26860
identifier_str_mv 000031251
dc.language.iso.fl_str_mv por
language por
dc.rights.driver.fl_str_mv info:eu-repo/semantics/openAccess
eu_rights_str_mv openAccess
dc.format.none.fl_str_mv application/pdf
dc.source.none.fl_str_mv reponame:Biblioteca Digital de Teses e Dissertações da UFRGS
instname:Universidade Federal do Rio Grande do Sul (UFRGS)
instacron:UFRGS
instname_str Universidade Federal do Rio Grande do Sul (UFRGS)
instacron_str UFRGS
institution UFRGS
reponame_str Biblioteca Digital de Teses e Dissertações da UFRGS
collection Biblioteca Digital de Teses e Dissertações da UFRGS
bitstream.url.fl_str_mv http://www.lume.ufrgs.br/bitstream/10183/26860/1/000031251.pdf
http://www.lume.ufrgs.br/bitstream/10183/26860/2/000031251.pdf.txt
http://www.lume.ufrgs.br/bitstream/10183/26860/3/000031251.pdf.jpg
bitstream.checksum.fl_str_mv 1353ea13e199e0348128bfe7c763e8ec
f56e259d5797001ffb12d6183ffe16ab
08d84360523cba171f3790b20668f572
bitstream.checksumAlgorithm.fl_str_mv MD5
MD5
MD5
repository.name.fl_str_mv Biblioteca Digital de Teses e Dissertações da UFRGS - Universidade Federal do Rio Grande do Sul (UFRGS)
repository.mail.fl_str_mv lume@ufrgs.br||lume@ufrgs.br
_version_ 1810085189065375744

Registros relacionados