Projeto de um conversor analógico-digital para um receptor UWB aplicado na detecção de câncer de mama em tecnologia CMOS.

• Autor(a) principal: Reyes Gonzalez, David Alejandro
• Data de Publicação: 2021
• Tipo de documento: Dissertação
• Idioma: por
• Título da fonte: Biblioteca Digital de Teses e Dissertações da USP
• Texto Completo: https://www.teses.usp.br/teses/disponiveis/3/3140/tde-16032023-082709/
• topic: ADC; Breast cancer detection; Circuitos integrados CMOS; CMOS; Conversores; Detecção de câncer de mama; Microelectronic; Microeletrônica; UWB; VLSI design

Este trabalho apresenta o projeto de um Conversor Analógico-Digital (ADC) de 11 bits, 20-MS/s, para ser utilizado em um receptor de banda ultra larga (UWB) aplicado na detecção de câncer de mama em tecnologia CMOS de 180 nm. A arquitetura do ADC escolhida da literatura é do tipo Registrador de Aproximações Sucessivas (SAR). Essa arquitetura foi selecionada porque _e eficiente em termos de energia em comparação com outras arquiteturas para o objetivo de projeto que foi definido: um ADC com uma SNDR maior a 62 dB operando numa frequência de amostragem de 20-MS/s. Uma arquitetura diferencial para o ADC foi implementada para obter melhor rejeição das perturbações em modo comum. O protótipo do circuito ADC _e composto por um circuito de rastreio e retenção (T&H), um Conversor Digital-Analógico (DAC) capacitivo, um comparador dinâmico e o circuito lógico que implementa o algoritmo SAR. O esquema de chaveamento Merged Capacitor foi implementado, portanto, o DAC capacitivo diferencial serve tanto para armazenar amostras do sinal de entrada nas placas superiores dos capacitores quanto para gerar as tensões de referência no processo de conversão Analógico-Digital. Além disso, o ADC de 11 bits leva vantagem de usar DACs de 10 bits, economizando energia e área. Uma operação assíncrona foi selecionada para eliminar a necessidade de um relógio externo de alta frequência. Para melhorar a linearidade, uma célula de atraso no gerador do relógio assíncrono foi desenvolvida, permitindo um maior tempo de estabilização para o DAC capacitivo. O ADC projetado ocupa 0,1 mm2 e os resultados de simulação post-layout mostram que o circuito atinge um número efetivo de bits (ENOB) de 10,73 bits para um tom de entrada equivalente à frequência de Nyquist operando a uma frequência de amostragem de 20-MS/s. O consumo de potência é de 2,89-mW fornecido por uma fonte de alimentação de 1,8-V, atingindo assim nas figuras de mérito de Schreier (FoMS) e de Walden (FoMW), 162 dB e 84-fJ/conv.-step, respectivamente. Operando a 20-MS/s, 1,8-V, a DNL _e +0,32/- 0,29 LSB e a INL é igual a +0,33/-0,26 LSB. Testes experimentais do protótipo foram realizados a fim caracterizar o desempenho do ADC projetado. Destes testes, foram detectados problemas de não-linearidade no sinal de saída do ADC. Esses problemas na fase experimental do projeto foram analisados e uma hipótese foi levantada para explicá-los. Apoiados em análises teóricas e de simulação, se encontrou que os problemas de não-linearidade podem ter ocorrido devido ao efeito indutivo parasita dos wire bond do pacote do chip.