Implementação de um inversor de 9 níveis monofásico controlado por dispositivo FPGA
Autor(a) principal: | |
---|---|
Data de Publicação: | 2018 |
Outros Autores: | , |
Tipo de documento: | Trabalho de conclusão de curso |
Idioma: | por |
Título da fonte: | Repositório Institucional da UTFPR (da Universidade Tecnológica Federal do Paraná (RIUT)) |
Texto Completo: | http://repositorio.utfpr.edu.br/jspui/handle/1/8237 |
Resumo: | Este trabalho apresenta o estudo sobre as principais topologias de conversores multiníveis de tensão e estratégias de modulações PWM (Pulse-Width Modulation) para o desenvolvimento de um inversor multinível ponte H em cascata com nove níveis de tensão, controlado por dispositivo FPGA (Field Programmable Gate Array) para uso acadêmico e didático. Para poder observar o comportamento do inversor para as quatro diferentes estratégias de modulação escolhidas foram implementados diferentes modelos (um para cada modulação) utilizando a ferramenta Simulink do Matlab. Cada uma das estratégias de modulação foi simulada com os índices 0.25, 0.5, 0.75 e 1. Através do software Quartus II, foi realizada a programação na linguagem VHDL para implementação no dispositivo FPGA Altera Cyclone IV contido na placa DE0-nano. Para que fosse possível realizar a validação dos sinais PWM, foi utilizado o software ModelSim e em seguida aplicados às placas protótipos desenvolvida em um Trabalho de Conclusão de Curso (TCC) anterior na Universidade Tecnológica Federal do Paraná (UTFPR). Os resultados simulados e experimentais dos sinais PWM para os diferentes índices de modulação e cargas confirmam que este trabalho de fato explora uma alternativa viável e didática para o estudo de inversores com 9 com potência de até 250 W. |
id |
UTFPR-12_0ebef3789626b29a829003ed0633eeb9 |
---|---|
oai_identifier_str |
oai:repositorio.utfpr.edu.br:1/8237 |
network_acronym_str |
UTFPR-12 |
network_name_str |
Repositório Institucional da UTFPR (da Universidade Tecnológica Federal do Paraná (RIUT)) |
repository_id_str |
|
spelling |
2020-11-11T14:02:56Z2020-11-11T14:02:56Z2018-03-13PINTO, Camila Scotti; PINTO, Kaique Tonetti; ÁVILA, Josué Rosa. Implementação de um inversor de 9 níveis monofásico controlado por dispositivo FPGA. 2018. 84 f. Trabalho de Conclusão de Curso (Graduação em Engenharia Controle e Automação) - Universidade Tecnológica Federal do Paraná, Curitiba, 2018.http://repositorio.utfpr.edu.br/jspui/handle/1/8237Este trabalho apresenta o estudo sobre as principais topologias de conversores multiníveis de tensão e estratégias de modulações PWM (Pulse-Width Modulation) para o desenvolvimento de um inversor multinível ponte H em cascata com nove níveis de tensão, controlado por dispositivo FPGA (Field Programmable Gate Array) para uso acadêmico e didático. Para poder observar o comportamento do inversor para as quatro diferentes estratégias de modulação escolhidas foram implementados diferentes modelos (um para cada modulação) utilizando a ferramenta Simulink do Matlab. Cada uma das estratégias de modulação foi simulada com os índices 0.25, 0.5, 0.75 e 1. Através do software Quartus II, foi realizada a programação na linguagem VHDL para implementação no dispositivo FPGA Altera Cyclone IV contido na placa DE0-nano. Para que fosse possível realizar a validação dos sinais PWM, foi utilizado o software ModelSim e em seguida aplicados às placas protótipos desenvolvida em um Trabalho de Conclusão de Curso (TCC) anterior na Universidade Tecnológica Federal do Paraná (UTFPR). Os resultados simulados e experimentais dos sinais PWM para os diferentes índices de modulação e cargas confirmam que este trabalho de fato explora uma alternativa viável e didática para o estudo de inversores com 9 com potência de até 250 W.This work shows a study about the main topologies of multilevel voltage inverters and of different PWM (Pulse Width Modulation) modulation strategies for developing a cascaded H-bridge multilevel inverter with nine voltage levels, controlled by (Field Programmable Gate Array) for academic and educational use. To observe the inverter’s behavior for the four chosen modulation strategies were implemented different models (one for each modulation strategy) using Matlab Simulink. Each of the modulation strategies were simulated with the indices 0.25, 0.5, 0.75 and 1.Using the Quartus II software, the code written in VHDL language was implemented in the FPGA Altera Cyclone IV device contained in the DE0-nano board. In order to validate the PWM signals, the software ModelSim was used and then applied to the prototype boards developed in a previous Trabalho de Conclusão de Curso (TCC) on Universidade Tecnológica Federal do Paraná (UTFPR). The simulated and experimental results of the PWM signals for the different modulation and load indexes confirm that this work actually explores a viable and didactic alternative for the study of inverters with 9 with power up to 250 W.porUniversidade Tecnológica Federal do ParanáCuritibaCurso de Engenharia de Controle e AutomaçãoUTFPRBrasilCNPQ::ENGENHARIAS::ENGENHARIA ELETRICAEletrônica de potênciaInversores elétricosVHDL (Linguagem descritiva de hardware)Modulação (Eletrônica)Engenharia elétricaPower electronicsElectric invertersVHDL (Computer hardware description language)Modulation (Electronics)Power electronicsImplementação de um inversor de 9 níveis monofásico controlado por dispositivo FPGAImplementation of a single-phase nine levels inverter controlled by a FPGAinfo:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/bachelorThesisCuritibaAssef, Amauri AmorinAssef, Amauri AmorinRuseler, AdrianoRomanelli, Eduardo Felix RibeiroPinto, Camila ScottiAvuka, Josué Rosa dePinto, Kaique Tonettiinfo:eu-repo/semantics/openAccessreponame:Repositório Institucional da UTFPR (da Universidade Tecnológica Federal do Paraná (RIUT))instname:Universidade Tecnológica Federal do Paraná (UTFPR)instacron:UTFPRORIGINALCT_COEAU_2018_1_04.pdfapplication/pdf4852443http://repositorio.utfpr.edu.br:8080/jspui/bitstream/1/8237/1/CT_COEAU_2018_1_04.pdf539a05464a1b4bd0942006ae90c21cc4MD51LICENSElicense.txttext/plain1290http://repositorio.utfpr.edu.br:8080/jspui/bitstream/1/8237/2/license.txtb9d82215ab23456fa2d8b49c5df1b95bMD52TEXTCT_COEAU_2018_1_04.pdf.txtExtracted texttext/plain93790http://repositorio.utfpr.edu.br:8080/jspui/bitstream/1/8237/3/CT_COEAU_2018_1_04.pdf.txt94e28fbf0b681252c8addc483d11f106MD53THUMBNAILCT_COEAU_2018_1_04.pdf.jpgGenerated Thumbnailimage/jpeg1336http://repositorio.utfpr.edu.br:8080/jspui/bitstream/1/8237/4/CT_COEAU_2018_1_04.pdf.jpgb0360a19d037fc1f6359405867b90177MD541/82372020-11-11 12:02:56.292oai:repositorio.utfpr.edu.br:1/8237TmEgcXVhbGlkYWRlIGRlIHRpdHVsYXIgZG9zIGRpcmVpdG9zIGRlIGF1dG9yIGRhIHB1YmxpY2HDp8OjbywgYXV0b3Jpem8gYSBVVEZQUiBhIHZlaWN1bGFyLCAKYXRyYXbDqXMgZG8gUG9ydGFsIGRlIEluZm9ybWHDp8OjbyBlbSBBY2Vzc28gQWJlcnRvIChQSUFBKSBlIGRvcyBDYXTDoWxvZ29zIGRhcyBCaWJsaW90ZWNhcyAKZGVzdGEgSW5zdGl0dWnDp8Ojbywgc2VtIHJlc3NhcmNpbWVudG8gZG9zIGRpcmVpdG9zIGF1dG9yYWlzLCBkZSBhY29yZG8gY29tIGEgTGVpIG5vIDkuNjEwLzk4LCAKbyB0ZXh0byBkZXN0YSBvYnJhLCBvYnNlcnZhbmRvIGFzIGNvbmRpw6fDtWVzIGRlIGRpc3BvbmliaWxpemHDp8OjbyByZWdpc3RyYWRhcyBubyBpdGVtIDQgZG8gCuKAnFRlcm1vIGRlIEF1dG9yaXphw6fDo28gcGFyYSBQdWJsaWNhw6fDo28gZGUgVHJhYmFsaG9zIGRlIENvbmNsdXPDo28gZGUgQ3Vyc28gZGUgR3JhZHVhw6fDo28gZSAKRXNwZWNpYWxpemHDp8OjbywgRGlzc2VydGHDp8O1ZXMgZSBUZXNlcyBubyBQb3J0YWwgZGUgSW5mb3JtYcOnw6NvIGUgbm9zIENhdMOhbG9nb3MgRWxldHLDtG5pY29zIGRvIApTaXN0ZW1hIGRlIEJpYmxpb3RlY2FzIGRhIFVURlBS4oCdLCBwYXJhIGZpbnMgZGUgbGVpdHVyYSwgaW1wcmVzc8OjbyBlL291IGRvd25sb2FkLCB2aXNhbmRvIGEgCmRpdnVsZ2HDp8OjbyBkYSBwcm9kdcOnw6NvIGNpZW50w61maWNhIGJyYXNpbGVpcmEuCgogIEFzIHZpYXMgb3JpZ2luYWlzIGUgYXNzaW5hZGFzIHBlbG8ocykgYXV0b3IoZXMpIGRvIOKAnFRlcm1vIGRlIEF1dG9yaXphw6fDo28gcGFyYSBQdWJsaWNhw6fDo28gZGUgClRyYWJhbGhvcyBkZSBDb25jbHVzw6NvIGRlIEN1cnNvIGRlIEdyYWR1YcOnw6NvIGUgRXNwZWNpYWxpemHDp8OjbywgRGlzc2VydGHDp8O1ZXMgZSBUZXNlcyBubyBQb3J0YWwgCmRlIEluZm9ybWHDp8OjbyBlIG5vcyBDYXTDoWxvZ29zIEVsZXRyw7RuaWNvcyBkbyBTaXN0ZW1hIGRlIEJpYmxpb3RlY2FzIGRhIFVURlBS4oCdIGUgZGEg4oCcRGVjbGFyYcOnw6NvIApkZSBBdXRvcmlh4oCdIGVuY29udHJhbS1zZSBhcnF1aXZhZGFzIG5hIEJpYmxpb3RlY2EgZG8gQ8OibXB1cyBubyBxdWFsIG8gdHJhYmFsaG8gZm9pIGRlZmVuZGlkby4gCk5vIGNhc28gZGUgcHVibGljYcOnw7VlcyBkZSBhdXRvcmlhIGNvbGV0aXZhIGUgbXVsdGljw6JtcHVzLCBvcyBkb2N1bWVudG9zIGZpY2Fyw6NvIHNvYiBndWFyZGEgZGEgCkJpYmxpb3RlY2EgY29tIGEgcXVhbCBvIOKAnHByaW1laXJvIGF1dG9y4oCdIHBvc3N1YSB2w61uY3Vsby4KRepositório de PublicaçõesPUBhttp://repositorio.utfpr.edu.br:8080/oai/requestopendoar:2020-11-11T14:02:56Repositório Institucional da UTFPR (da Universidade Tecnológica Federal do Paraná (RIUT)) - Universidade Tecnológica Federal do Paraná (UTFPR)false |
dc.title.pt_BR.fl_str_mv |
Implementação de um inversor de 9 níveis monofásico controlado por dispositivo FPGA |
dc.title.alternative.pt_BR.fl_str_mv |
Implementation of a single-phase nine levels inverter controlled by a FPGA |
title |
Implementação de um inversor de 9 níveis monofásico controlado por dispositivo FPGA |
spellingShingle |
Implementação de um inversor de 9 níveis monofásico controlado por dispositivo FPGA Pinto, Camila Scotti CNPQ::ENGENHARIAS::ENGENHARIA ELETRICA Eletrônica de potência Inversores elétricos VHDL (Linguagem descritiva de hardware) Modulação (Eletrônica) Engenharia elétrica Power electronics Electric inverters VHDL (Computer hardware description language) Modulation (Electronics) Power electronics |
title_short |
Implementação de um inversor de 9 níveis monofásico controlado por dispositivo FPGA |
title_full |
Implementação de um inversor de 9 níveis monofásico controlado por dispositivo FPGA |
title_fullStr |
Implementação de um inversor de 9 níveis monofásico controlado por dispositivo FPGA |
title_full_unstemmed |
Implementação de um inversor de 9 níveis monofásico controlado por dispositivo FPGA |
title_sort |
Implementação de um inversor de 9 níveis monofásico controlado por dispositivo FPGA |
author |
Pinto, Camila Scotti |
author_facet |
Pinto, Camila Scotti Avuka, Josué Rosa de Pinto, Kaique Tonetti |
author_role |
author |
author2 |
Avuka, Josué Rosa de Pinto, Kaique Tonetti |
author2_role |
author author |
dc.contributor.advisor1.fl_str_mv |
Assef, Amauri Amorin |
dc.contributor.referee1.fl_str_mv |
Assef, Amauri Amorin |
dc.contributor.referee2.fl_str_mv |
Ruseler, Adriano |
dc.contributor.referee3.fl_str_mv |
Romanelli, Eduardo Felix Ribeiro |
dc.contributor.author.fl_str_mv |
Pinto, Camila Scotti Avuka, Josué Rosa de Pinto, Kaique Tonetti |
contributor_str_mv |
Assef, Amauri Amorin Assef, Amauri Amorin Ruseler, Adriano Romanelli, Eduardo Felix Ribeiro |
dc.subject.cnpq.fl_str_mv |
CNPQ::ENGENHARIAS::ENGENHARIA ELETRICA |
topic |
CNPQ::ENGENHARIAS::ENGENHARIA ELETRICA Eletrônica de potência Inversores elétricos VHDL (Linguagem descritiva de hardware) Modulação (Eletrônica) Engenharia elétrica Power electronics Electric inverters VHDL (Computer hardware description language) Modulation (Electronics) Power electronics |
dc.subject.por.fl_str_mv |
Eletrônica de potência Inversores elétricos VHDL (Linguagem descritiva de hardware) Modulação (Eletrônica) Engenharia elétrica Power electronics Electric inverters VHDL (Computer hardware description language) Modulation (Electronics) Power electronics |
description |
Este trabalho apresenta o estudo sobre as principais topologias de conversores multiníveis de tensão e estratégias de modulações PWM (Pulse-Width Modulation) para o desenvolvimento de um inversor multinível ponte H em cascata com nove níveis de tensão, controlado por dispositivo FPGA (Field Programmable Gate Array) para uso acadêmico e didático. Para poder observar o comportamento do inversor para as quatro diferentes estratégias de modulação escolhidas foram implementados diferentes modelos (um para cada modulação) utilizando a ferramenta Simulink do Matlab. Cada uma das estratégias de modulação foi simulada com os índices 0.25, 0.5, 0.75 e 1. Através do software Quartus II, foi realizada a programação na linguagem VHDL para implementação no dispositivo FPGA Altera Cyclone IV contido na placa DE0-nano. Para que fosse possível realizar a validação dos sinais PWM, foi utilizado o software ModelSim e em seguida aplicados às placas protótipos desenvolvida em um Trabalho de Conclusão de Curso (TCC) anterior na Universidade Tecnológica Federal do Paraná (UTFPR). Os resultados simulados e experimentais dos sinais PWM para os diferentes índices de modulação e cargas confirmam que este trabalho de fato explora uma alternativa viável e didática para o estudo de inversores com 9 com potência de até 250 W. |
publishDate |
2018 |
dc.date.issued.fl_str_mv |
2018-03-13 |
dc.date.accessioned.fl_str_mv |
2020-11-11T14:02:56Z |
dc.date.available.fl_str_mv |
2020-11-11T14:02:56Z |
dc.type.status.fl_str_mv |
info:eu-repo/semantics/publishedVersion |
dc.type.driver.fl_str_mv |
info:eu-repo/semantics/bachelorThesis |
format |
bachelorThesis |
status_str |
publishedVersion |
dc.identifier.citation.fl_str_mv |
PINTO, Camila Scotti; PINTO, Kaique Tonetti; ÁVILA, Josué Rosa. Implementação de um inversor de 9 níveis monofásico controlado por dispositivo FPGA. 2018. 84 f. Trabalho de Conclusão de Curso (Graduação em Engenharia Controle e Automação) - Universidade Tecnológica Federal do Paraná, Curitiba, 2018. |
dc.identifier.uri.fl_str_mv |
http://repositorio.utfpr.edu.br/jspui/handle/1/8237 |
identifier_str_mv |
PINTO, Camila Scotti; PINTO, Kaique Tonetti; ÁVILA, Josué Rosa. Implementação de um inversor de 9 níveis monofásico controlado por dispositivo FPGA. 2018. 84 f. Trabalho de Conclusão de Curso (Graduação em Engenharia Controle e Automação) - Universidade Tecnológica Federal do Paraná, Curitiba, 2018. |
url |
http://repositorio.utfpr.edu.br/jspui/handle/1/8237 |
dc.language.iso.fl_str_mv |
por |
language |
por |
dc.rights.driver.fl_str_mv |
info:eu-repo/semantics/openAccess |
eu_rights_str_mv |
openAccess |
dc.publisher.none.fl_str_mv |
Universidade Tecnológica Federal do Paraná Curitiba |
dc.publisher.program.fl_str_mv |
Curso de Engenharia de Controle e Automação |
dc.publisher.initials.fl_str_mv |
UTFPR |
dc.publisher.country.fl_str_mv |
Brasil |
publisher.none.fl_str_mv |
Universidade Tecnológica Federal do Paraná Curitiba |
dc.source.none.fl_str_mv |
reponame:Repositório Institucional da UTFPR (da Universidade Tecnológica Federal do Paraná (RIUT)) instname:Universidade Tecnológica Federal do Paraná (UTFPR) instacron:UTFPR |
instname_str |
Universidade Tecnológica Federal do Paraná (UTFPR) |
instacron_str |
UTFPR |
institution |
UTFPR |
reponame_str |
Repositório Institucional da UTFPR (da Universidade Tecnológica Federal do Paraná (RIUT)) |
collection |
Repositório Institucional da UTFPR (da Universidade Tecnológica Federal do Paraná (RIUT)) |
bitstream.url.fl_str_mv |
http://repositorio.utfpr.edu.br:8080/jspui/bitstream/1/8237/1/CT_COEAU_2018_1_04.pdf http://repositorio.utfpr.edu.br:8080/jspui/bitstream/1/8237/2/license.txt http://repositorio.utfpr.edu.br:8080/jspui/bitstream/1/8237/3/CT_COEAU_2018_1_04.pdf.txt http://repositorio.utfpr.edu.br:8080/jspui/bitstream/1/8237/4/CT_COEAU_2018_1_04.pdf.jpg |
bitstream.checksum.fl_str_mv |
539a05464a1b4bd0942006ae90c21cc4 b9d82215ab23456fa2d8b49c5df1b95b 94e28fbf0b681252c8addc483d11f106 b0360a19d037fc1f6359405867b90177 |
bitstream.checksumAlgorithm.fl_str_mv |
MD5 MD5 MD5 MD5 |
repository.name.fl_str_mv |
Repositório Institucional da UTFPR (da Universidade Tecnológica Federal do Paraná (RIUT)) - Universidade Tecnológica Federal do Paraná (UTFPR) |
repository.mail.fl_str_mv |
|
_version_ |
1805923102660493312 |