Desenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware
Autor(a) principal: | |
---|---|
Data de Publicação: | 2008 |
Tipo de documento: | Tese |
Título da fonte: | Portal de Dados Abertos da CAPES |
id |
BRCRIS_85029851d3e722480f531da78e813ddb |
---|---|
network_acronym_str |
CAPES |
network_name_str |
Portal de Dados Abertos da CAPES |
dc.title.pt-BR.fl_str_mv |
Desenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware |
title |
Desenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware |
spellingShingle |
Desenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware TIAGO DE OLIVEIRA |
title_short |
Desenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware |
title_full |
Desenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware |
title_fullStr |
Desenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware Desenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware |
title_full_unstemmed |
Desenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware Desenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware |
title_sort |
Desenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware |
publishDate |
2008 |
format |
doctoralThesis |
author_role |
author |
author |
TIAGO DE OLIVEIRA |
author_facet |
TIAGO DE OLIVEIRA |
dc.contributor.authorLattes.fl_str_mv |
http://lattes.cnpq.br/8390665307472965 |
dc.identifier.orcid.none.fl_str_mv |
https://orcid.org/0000000236765967 |
dc.contributor.advisor1.fl_str_mv |
NORIAN MARRANGHELLO |
dc.contributor.advisor1Lattes.fl_str_mv |
http://lattes.cnpq.br/2098623262892719 |
dc.contributor.advisor1orcid.por.fl_str_mv |
https://orcid.org/0000000310863312 |
dc.publisher.none.fl_str_mv |
UNIVERSIDADE EST.PAULISTA JÚLIO DE MESQUITA FILHO/ILHA SOLT |
publisher.none.fl_str_mv |
UNIVERSIDADE EST.PAULISTA JÚLIO DE MESQUITA FILHO/ILHA SOLT |
instname_str |
UNIVERSIDADE EST.PAULISTA JÚLIO DE MESQUITA FILHO/ILHA SOLT |
reponame_str |
Portal de Dados Abertos da CAPES |
collection |
Portal de Dados Abertos da CAPES |
spelling |
CAPESPortal de Dados Abertos da CAPESDesenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardwareDesenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardwareDesenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardwareDesenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardwareDesenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardwareDesenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardwareDesenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware2008doctoralThesisauthorTIAGO DE OLIVEIRAhttp://lattes.cnpq.br/8390665307472965https://orcid.org/0000000236765967NORIAN MARRANGHELLOhttp://lattes.cnpq.br/2098623262892719https://orcid.org/0000000310863312UNIVERSIDADE EST.PAULISTA JÚLIO DE MESQUITA FILHO/ILHA SOLTUNIVERSIDADE EST.PAULISTA JÚLIO DE MESQUITA FILHO/ILHA SOLTUNIVERSIDADE EST.PAULISTA JÚLIO DE MESQUITA FILHO/ILHA SOLTPortal de Dados Abertos da CAPESPortal de Dados Abertos da CAPES |
identifier_str_mv |
OLIVEIRA, TIAGO DE. Desenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware. 2008. Tese. |
dc.identifier.citation.fl_str_mv |
OLIVEIRA, TIAGO DE. Desenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware. 2008. Tese. |
_version_ |
1741888660128661504 |