Desenvolvimento de nanofios transistores em substratos SOI com espessuras nanométricas

• Autor(a) principal: Nemer, J. P.
• Data de Publicação: 2017
• Tipo de documento: Tese
• Idioma: por
• Título da fonte: Biblioteca Digital de Teses e Dissertações da FEI
• Texto Completo: https://repositorio.fei.edu.br/handle/FEI/292
• topic: Transistor de efeito de campo de metal-óxido semicondutor

Atualmente, uma série de trabalhos reportados na literatura mundial aponta a tecnologia Silício-sobre-Isolante (Silicon-On-Insulator SOI) como uma possível substituta da tecnologia MOS convencional na fabricação de transistores com comprimento de canal reduzido, constituindo uma importante alternativa para sustentar a contínua redução das dimensões enfrentada pela tecnologia CMOS. A utilização da tecnologia SOI apresenta melhorias tais como redução nas capacitâncias de junção e maior mobilidade dos portadores na região de canal, minimizando a ocorrência de efeitos parasitários indesejáveis que afetem o desempenho do transistor MOS. Embora o transistor na tecnologia SOI apresente diversas vantagens em comparação com a tecnologia CMOS convencional, em nosso país poucas universidades realizam a fabricação de dispositivos e circuitos em tecnologia SOI CMOS. A crescente miniaturização de dispositivos com comprimentos ainda menores, na ordem dos nanômetros, torna o processo de fabricação das junções de fonte e dreno complexo na região do canal. Devido ao comprimento de canal reduzido, as junções de fonte e dreno devem ser abruptas, de modo que a concentração de dopagem varie ordens de grandeza. Recentemente, uma estrutura de portas múltiplas foi proposta para evitar este problema: o dispositivo MOS sem junções (Junctionless Nanowire Transistors - JNT). Estes dispositivos apresentam excelente inclinação de sublimiar, baixa corrente de fuga, e alta taxa da corrente on/off. Portanto como desafio tecnológico fabricamos transistores sem junção JNT dopados e não dopados (undoped nanowire transistor) utilizando lâmina SOI com filme de silício e óxido enterrado nanométricos. Os transistores fabricados correspondem a uma estrutura tridimensional de múltiplas portas e apresentam um processo de fabricação mais simples que o CMOS tradicional, além de diversos trabalhos na literatura o demonstrarem como uma alternativa viável para substituir os transistores planares. Esses transistores foram fabricados no Centro de Componentes Semicondutores (CCS) da Unicamp e o grande desafio foi fabricar em uma lâmina que nos proporcionava espessuras nanométricas com o laboratório que ultimamente trabalha com espessuras micrométricas. Os dois conjuntos de transistores Junctionless e um nanofio Transistor ambos ultra thin and buried oxide (UTBB), são compostos por 54 transistores com diferentes números de dedos (1, 20, 120, 640 e 1280), W (0,05µm, 0,1µm e 0,5µm) e L (1,5µm, 1µm, 0,5µm e 0,1 µm). Para estes transistores são apresentados, simulação numérica tridimensional, as etapas do processo de fabricação e caracterização elétrica dos transistores e imagens com FIB e MEV foram realizadas para caracterizar o perfil dos transistores.