Uso de técnicas de encadeamento na arquitetura de processadores digitais dedicados a aplicações em tempo real

Detalhes bibliográficos
Autor(a) principal: Almir Cavalcanti Lemos Filho
Data de Publicação: 1983
Tipo de documento: Dissertação
Idioma: por
Título da fonte: Biblioteca Digital de Teses e Dissertações do INPE
Texto Completo: http://urlib.net/sid.inpe.br/mtc-m21c/2018/06.27.12.04
Resumo: É comum surgir a necessidade de submeter, em tempo real, um fluxo continuo de dados digitais a um algoritmo que deve ser implementado com um processador digital síncrono. A medida que a vazão deste fluxo de dados e grande, alguma forma de paralelismo tem de ser inserida na arquitetura do processador, para que ele satisfaça esta demanda por processamento em alta velocidade. Este trabalho estuda ouso eficiente de arquiteturas encadeadas estaticamente configuradas, com uma alternativa interessante para a inserção de paralelismo na arquitetura de um processador digital. Uma metodologia de implementação de processadores com este tipo de arquitetura é desenvolvida. Esta metodologia impõe requisitos de viabilidade que influenciam no projeto inicial do processador, já que, se uma arquitetura encadeada satisfaz a esses requisitos, a metodologia, em uma fase posterior, é capaz de alterá-la de forma a fazer com que o algoritmo implementado possa ser executado a uma velocidade compatível com o finto de dados que chega ao processador. Um equalizador radiométrico de imagens para operar na taxa de 1 M"pixel"/s e um decodificador de Viterbi com 64 estados para operar na taxa de 32 kbits/s são usados como exemplos de aplicação da metodologia desenvolvida.
id INPE_15c5ae59c8696630008e251e09b67b26
oai_identifier_str oai:urlib.net:sid.inpe.br/mtc-m21c/2018/06.27.12.04.35-0
network_acronym_str INPE
network_name_str Biblioteca Digital de Teses e Dissertações do INPE
spelling info:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/masterThesisUso de técnicas de encadeamento na arquitetura de processadores digitais dedicados a aplicações em tempo realx1983-08-22Eduardo Whitaker BergaminiWilson RuggieroEuclides Robert FilhoWilson YamagutiAlmir Cavalcanti Lemos FilhoInstituto Nacional de Pesquisas Espaciais (INPE)Programa de Pós-Graduação do INPE em Eletrônica e TelecomunicaçõesINPEBRArquiteturas encadeadas (pipe line)processamento em tempo realÉ comum surgir a necessidade de submeter, em tempo real, um fluxo continuo de dados digitais a um algoritmo que deve ser implementado com um processador digital síncrono. A medida que a vazão deste fluxo de dados e grande, alguma forma de paralelismo tem de ser inserida na arquitetura do processador, para que ele satisfaça esta demanda por processamento em alta velocidade. Este trabalho estuda ouso eficiente de arquiteturas encadeadas estaticamente configuradas, com uma alternativa interessante para a inserção de paralelismo na arquitetura de um processador digital. Uma metodologia de implementação de processadores com este tipo de arquitetura é desenvolvida. Esta metodologia impõe requisitos de viabilidade que influenciam no projeto inicial do processador, já que, se uma arquitetura encadeada satisfaz a esses requisitos, a metodologia, em uma fase posterior, é capaz de alterá-la de forma a fazer com que o algoritmo implementado possa ser executado a uma velocidade compatível com o finto de dados que chega ao processador. Um equalizador radiométrico de imagens para operar na taxa de 1 M"pixel"/s e um decodificador de Viterbi com 64 estados para operar na taxa de 32 kbits/s são usados como exemplos de aplicação da metodologia desenvolvida.It's common to crise the necessity to submit, in real time, a continuous digital data flow to an algorithm which has to be implemented with a synchronous digital processar. As this data flow increases, some kind of parallelism needs to be inserted in the processar architecture, as a way to satisfy this demand fbrhighspeed processing. This work studies the efficient use of statically configured pipelines as an interesting alternative to insert parallelism in a digital processar architecture. An implementation methodologyofprocessors with this type of architecture is developed. This methodologyimposesviability requirements that influence the initial stage of the processar design, since, if the proposed pipelined architecture satisfies these viability requirements, the methodology,in a tater stage, is able to alter it in arder to force the implemented algorithm to run in a compatible speed with the processorarrivingdataflow. lb exemplify the application of the developed methodology an image radiometric equalizer to work with 1 Apixells data rate and a 64 states Viterbi decoder to work with 32 kbits/s data rate are used.http://urlib.net/sid.inpe.br/mtc-m21c/2018/06.27.12.04info:eu-repo/semantics/openAccessporreponame:Biblioteca Digital de Teses e Dissertações do INPEinstname:Instituto Nacional de Pesquisas Espaciais (INPE)instacron:INPE2021-07-31T06:55:48Zoai:urlib.net:sid.inpe.br/mtc-m21c/2018/06.27.12.04.35-0Biblioteca Digital de Teses e Dissertaçõeshttp://bibdigital.sid.inpe.br/PUBhttp://bibdigital.sid.inpe.br/col/iconet.com.br/banon/2003/11.21.21.08/doc/oai.cgiopendoar:32772021-07-31 06:55:49.382Biblioteca Digital de Teses e Dissertações do INPE - Instituto Nacional de Pesquisas Espaciais (INPE)false
dc.title.pt.fl_str_mv Uso de técnicas de encadeamento na arquitetura de processadores digitais dedicados a aplicações em tempo real
dc.title.alternative.en.fl_str_mv x
title Uso de técnicas de encadeamento na arquitetura de processadores digitais dedicados a aplicações em tempo real
spellingShingle Uso de técnicas de encadeamento na arquitetura de processadores digitais dedicados a aplicações em tempo real
Almir Cavalcanti Lemos Filho
title_short Uso de técnicas de encadeamento na arquitetura de processadores digitais dedicados a aplicações em tempo real
title_full Uso de técnicas de encadeamento na arquitetura de processadores digitais dedicados a aplicações em tempo real
title_fullStr Uso de técnicas de encadeamento na arquitetura de processadores digitais dedicados a aplicações em tempo real
title_full_unstemmed Uso de técnicas de encadeamento na arquitetura de processadores digitais dedicados a aplicações em tempo real
title_sort Uso de técnicas de encadeamento na arquitetura de processadores digitais dedicados a aplicações em tempo real
author Almir Cavalcanti Lemos Filho
author_facet Almir Cavalcanti Lemos Filho
author_role author
dc.contributor.advisor1.fl_str_mv Eduardo Whitaker Bergamini
dc.contributor.referee1.fl_str_mv Wilson Ruggiero
dc.contributor.referee2.fl_str_mv Euclides Robert Filho
dc.contributor.referee3.fl_str_mv Wilson Yamaguti
dc.contributor.author.fl_str_mv Almir Cavalcanti Lemos Filho
contributor_str_mv Eduardo Whitaker Bergamini
Wilson Ruggiero
Euclides Robert Filho
Wilson Yamaguti
dc.description.abstract.por.fl_txt_mv É comum surgir a necessidade de submeter, em tempo real, um fluxo continuo de dados digitais a um algoritmo que deve ser implementado com um processador digital síncrono. A medida que a vazão deste fluxo de dados e grande, alguma forma de paralelismo tem de ser inserida na arquitetura do processador, para que ele satisfaça esta demanda por processamento em alta velocidade. Este trabalho estuda ouso eficiente de arquiteturas encadeadas estaticamente configuradas, com uma alternativa interessante para a inserção de paralelismo na arquitetura de um processador digital. Uma metodologia de implementação de processadores com este tipo de arquitetura é desenvolvida. Esta metodologia impõe requisitos de viabilidade que influenciam no projeto inicial do processador, já que, se uma arquitetura encadeada satisfaz a esses requisitos, a metodologia, em uma fase posterior, é capaz de alterá-la de forma a fazer com que o algoritmo implementado possa ser executado a uma velocidade compatível com o finto de dados que chega ao processador. Um equalizador radiométrico de imagens para operar na taxa de 1 M"pixel"/s e um decodificador de Viterbi com 64 estados para operar na taxa de 32 kbits/s são usados como exemplos de aplicação da metodologia desenvolvida.
dc.description.abstract.eng.fl_txt_mv It's common to crise the necessity to submit, in real time, a continuous digital data flow to an algorithm which has to be implemented with a synchronous digital processar. As this data flow increases, some kind of parallelism needs to be inserted in the processar architecture, as a way to satisfy this demand fbrhighspeed processing. This work studies the efficient use of statically configured pipelines as an interesting alternative to insert parallelism in a digital processar architecture. An implementation methodologyofprocessors with this type of architecture is developed. This methodologyimposesviability requirements that influence the initial stage of the processar design, since, if the proposed pipelined architecture satisfies these viability requirements, the methodology,in a tater stage, is able to alter it in arder to force the implemented algorithm to run in a compatible speed with the processorarrivingdataflow. lb exemplify the application of the developed methodology an image radiometric equalizer to work with 1 Apixells data rate and a 64 states Viterbi decoder to work with 32 kbits/s data rate are used.
description É comum surgir a necessidade de submeter, em tempo real, um fluxo continuo de dados digitais a um algoritmo que deve ser implementado com um processador digital síncrono. A medida que a vazão deste fluxo de dados e grande, alguma forma de paralelismo tem de ser inserida na arquitetura do processador, para que ele satisfaça esta demanda por processamento em alta velocidade. Este trabalho estuda ouso eficiente de arquiteturas encadeadas estaticamente configuradas, com uma alternativa interessante para a inserção de paralelismo na arquitetura de um processador digital. Uma metodologia de implementação de processadores com este tipo de arquitetura é desenvolvida. Esta metodologia impõe requisitos de viabilidade que influenciam no projeto inicial do processador, já que, se uma arquitetura encadeada satisfaz a esses requisitos, a metodologia, em uma fase posterior, é capaz de alterá-la de forma a fazer com que o algoritmo implementado possa ser executado a uma velocidade compatível com o finto de dados que chega ao processador. Um equalizador radiométrico de imagens para operar na taxa de 1 M"pixel"/s e um decodificador de Viterbi com 64 estados para operar na taxa de 32 kbits/s são usados como exemplos de aplicação da metodologia desenvolvida.
publishDate 1983
dc.date.issued.fl_str_mv 1983-08-22
dc.type.status.fl_str_mv info:eu-repo/semantics/publishedVersion
dc.type.driver.fl_str_mv info:eu-repo/semantics/masterThesis
status_str publishedVersion
format masterThesis
dc.identifier.uri.fl_str_mv http://urlib.net/sid.inpe.br/mtc-m21c/2018/06.27.12.04
url http://urlib.net/sid.inpe.br/mtc-m21c/2018/06.27.12.04
dc.language.iso.fl_str_mv por
language por
dc.rights.driver.fl_str_mv info:eu-repo/semantics/openAccess
eu_rights_str_mv openAccess
dc.publisher.none.fl_str_mv Instituto Nacional de Pesquisas Espaciais (INPE)
dc.publisher.program.fl_str_mv Programa de Pós-Graduação do INPE em Eletrônica e Telecomunicações
dc.publisher.initials.fl_str_mv INPE
dc.publisher.country.fl_str_mv BR
publisher.none.fl_str_mv Instituto Nacional de Pesquisas Espaciais (INPE)
dc.source.none.fl_str_mv reponame:Biblioteca Digital de Teses e Dissertações do INPE
instname:Instituto Nacional de Pesquisas Espaciais (INPE)
instacron:INPE
reponame_str Biblioteca Digital de Teses e Dissertações do INPE
collection Biblioteca Digital de Teses e Dissertações do INPE
instname_str Instituto Nacional de Pesquisas Espaciais (INPE)
instacron_str INPE
institution INPE
repository.name.fl_str_mv Biblioteca Digital de Teses e Dissertações do INPE - Instituto Nacional de Pesquisas Espaciais (INPE)
repository.mail.fl_str_mv
publisher_program_txtF_mv Programa de Pós-Graduação do INPE em Eletrônica e Telecomunicações
contributor_advisor1_txtF_mv Eduardo Whitaker Bergamini
_version_ 1706809361315135488

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