Projecto de uma câmara em rede em FPGA

Detalhes bibliográficos
Autor(a) principal: Ponte, Pedro Guilherme Amaral da
Data de Publicação: 2013
Tipo de documento: Dissertação
Idioma: por
Título da fonte: Repositório Científico de Acesso Aberto de Portugal (Repositórios Cientìficos)
Texto Completo: http://hdl.handle.net/10400.21/3297
Resumo: Trabalho Final de Mestrado para obtenção do grau de Mestre em Engenharia de Electrónica e Telecomunicações
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spelling Projecto de uma câmara em rede em FPGAFPGANIOSRGBJPEGTRDB_D5MCâmara em redeSistema embebidoNetwork cameraEmbedded systemTrabalho Final de Mestrado para obtenção do grau de Mestre em Engenharia de Electrónica e TelecomunicaçõesO recurso a FPGA para o desenvolvimento de um sistema embebido, como por exemplo o de uma Câmara de Rede, tem sido largamente adotado devido à possibilidade de síntese dos diversos componentes do sistema num único circuito impresso. Desta forma, conseguem-se sistemas com grande complexidade, desempenho e com hardware especializado, para implementar aceleramento, sem prejuízo da área ocupada. Este projeto consiste em integrar a câmara de vídeo TRDB_D5M [4] num sistema baseado no processador NIOS[1] sintetizado em FPGA. O sistema será constituído pelos componentes necessários à aquisição de imagem, conversão para RGB, compressão para JPEGe interface para com o utilizador. A interface para com o utilizador será feita via Ethernetatravés de Web Browseronde o utilizador poderá verificar as características do sistema, monitorizar as estatísticas referentes às tramas Ethernet, efetuar algumas configurações e visualizar imagemAbstract: The use of FPGA's for embedded systems development,such as a Web Cam, has been widely adopted due to the possibility of synthesis of the various system components on a single printed circuit. Thus can be systems with great complexity, performance and specialized hardware to implement acceleration, without prejudice to the occupied area. This project is to integrate the camcorder TRDB_D5M [4] into a NIOS [1] processorbased system [1] synthesized in a FPGA. The system will consist of the necessary components for image acquisition, conversion to RGB, JPEG compression, and interface with the user. The interface with the user is done via Ethernet through Web Browser where the user can check the system characteristics, monitor Ethernet frames statistics, make some settings and view image.Instituto Superior de Engenharia de LisboaVéstias, Mário P.RCIPLPonte, Pedro Guilherme Amaral da2014-03-03T12:42:38Z2013-122013-12-01T00:00:00Zinfo:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/masterThesisapplication/pdfhttp://hdl.handle.net/10400.21/3297TID:201227134porPONTE, Pedro Guilherme Amaral da - Projecto de uma câmara em rede em FPGA. Lisboa: Instituto Superior de Engenharia de Lisboa, 2013. Dissertação de mestrado.info:eu-repo/semantics/openAccessreponame:Repositório Científico de Acesso Aberto de Portugal (Repositórios Cientìficos)instname:Agência para a Sociedade do Conhecimento (UMIC) - FCT - Sociedade da Informaçãoinstacron:RCAAP2023-08-03T09:43:44Zoai:repositorio.ipl.pt:10400.21/3297Portal AgregadorONGhttps://www.rcaap.pt/oai/openaireopendoar:71602024-03-19T20:12:55.544134Repositório Científico de Acesso Aberto de Portugal (Repositórios Cientìficos) - Agência para a Sociedade do Conhecimento (UMIC) - FCT - Sociedade da Informaçãofalse
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