Exploração arquitetural nas métricas de similaridade para codificadores de vídeo do padrão HEVC

• Autor(a) principal: Silveira, Bianca Santos da Cunha da
• Data de Publicação: 2016
• Tipo de documento: Dissertação
• Idioma: por
• Título da fonte: Biblioteca Digital de Teses e Dissertações do UCpel
• Texto Completo: http://tede.ucpel.edu.br:8080/jspui/handle/tede/575
• topic: microeletrônica; vídeo; codificação de vídeo; HEVC; arquitetura de hardware;SATD; SAD; somadores compressores; MEDIDAS ELETRICAS, MAGNETICAS E ELETRONICAS; INSTRUMENTACAO::SISTEMAS ELETRONICOS DE MEDIDA E DE CONTROLE#; #-7002806974991022584#; #600

O padrão de compressão de vídeo HEVC (High Efficiency Video Coding) é um dos mais novos padrões desenvolvidos. Ele alcança taxas de compressão de vídeo maiores em relação aos outros padrões já existentes e dobra a taxa de compressão comparado ao padrão anterior, o H.264/AVC (Advanced Video Coding). No codificador de vídeo, os módulos de Estimação de Movimento e Predição Intra estão presentes e utilizam intensamente as seguintes métricas de similaridade para decisão de modo de codificação: a SAD (Sum of Absolute Differences) e a SATD (Sum of Absolute Transformed Differences). O uso intenso destas métricas representa a maior parte da complexidade computacional do codificador de vídeo HEVC. O objetivo deste trabalho é explorar arquiteturas de hardware para as métricas de similaridade SAD e SATD utilizando técnicas de redução do consumo de potência. Para a métrica SATD foram realizados dois estudos: o primeiro estudo foca na exploração arquitetural em diferentes níveis de paralelismo da Transformada Hadamard 8x8; o segundo estudo visa a implementação de arquiteturas baseadas em múltiplos tamanhos da Transformada Hadamard. Como técnicas de redução de potência, foram utilizados somadores compressores nas arquiteturas de SATD. Também foram utilizados somadores compressores em diferentes recombinações em arquitetura da métrica SAD. Todas arquiteturas apresentadas neste trabalho foram implementadas em linguagem de descrição de hardware VHDL e sintetizadas para ASIC na tecnologia 45nm da Nangate utilizando a ferramenta Cadence RTL Compiler. A estimação de potência das arquiteturas foi obtida utilizando entradas reais extraídas do software de referência do padrão HEVC. Foram realizadas análises comparativas entre estas arquiteturas, assim como comparações com arquiteturas estado-daarte. As arquiteturas utilizando somadores/subtratores compressores em comparação às arquiteturas utilizando somadores da ferramenta de síntese apresentam uma redução de potência de 16,3% para a sequencial, 21,1% para a semi-paralela e 26,6% para a paralela para SATD baseada na HT 8x8 e 10,07% para a SATD baseada em múltiplos tamanhos da HT. Para a arquitetura de SAD utilizando somadores compressores 8:2 a redução de potência foi de 61,8%.