Análise de cobertura funcional na fase de integração de blocos de circuitos digitais.

Detalhes bibliográficos
Autor(a) principal: RODRIGUES, Cássio Leonardo.
Data de Publicação: 2010
Tipo de documento: Tese
Idioma: por
Título da fonte: Biblioteca Digital de Teses e Dissertações da UFCG
Texto Completo: http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/10511
Resumo: Um dos maiores desafios no projeto de um circuito digital é assegurar que o produto final respeita suas especificações. A verificação funcional é uma técnica amplamente empregada para certificar que o projeto do circuito digital respeita suas especificações. Devido à complexidade dos circuitos digitais, os engenheiros criam projetos hierárquicos, decompondo blocos complexos em blocos mais simples. Conseqüentemente, a verificação funcional é realizada de acordo com a decomposição hierárquica do projeto. No entanto, a fase de composição não é devidamente tratada pelas metodologias de verificação funcional. Elas não determinam como proceder de maneira sistemática para se reduzir o tempo de integração e explorar novos cenários que podem surgir da interação entre blocos. Este trabalho apresenta uma abordagem de verificação funcional específica para a fase de composição de blocos de projeto. Esta abordagem é capaz de promover o reuso de componentes de verificação, a preservação de critérios de cobertura dos blocos, a exploração de novos cenários emergentes da interação entre blocos e redução do tempo na verificação funcional. Os experimentos realizados neste trabalho proporcionaram melhoramentos significativos em projetos de circuitos digitais que foram desenvolvidos no âmbito acadêmico. Por meio de métricas de cobertura estrutural, foi mostrado que as novas especificações de cobertura funcional podem exercitar trechos de código que não tinham sido exercitados até o momento da integração.
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spelling Análise de cobertura funcional na fase de integração de blocos de circuitos digitais.Functional coverage analysis in the integration phase of digital circuit blocks.Verificação e Validação de DadosVerificaçãoValidação e Análise de Cobertura FuncionalData Verification and ValidationVerificationValidation and Functional Coverage AnalysisCiência da ComputaçãoUm dos maiores desafios no projeto de um circuito digital é assegurar que o produto final respeita suas especificações. A verificação funcional é uma técnica amplamente empregada para certificar que o projeto do circuito digital respeita suas especificações. Devido à complexidade dos circuitos digitais, os engenheiros criam projetos hierárquicos, decompondo blocos complexos em blocos mais simples. Conseqüentemente, a verificação funcional é realizada de acordo com a decomposição hierárquica do projeto. No entanto, a fase de composição não é devidamente tratada pelas metodologias de verificação funcional. Elas não determinam como proceder de maneira sistemática para se reduzir o tempo de integração e explorar novos cenários que podem surgir da interação entre blocos. Este trabalho apresenta uma abordagem de verificação funcional específica para a fase de composição de blocos de projeto. Esta abordagem é capaz de promover o reuso de componentes de verificação, a preservação de critérios de cobertura dos blocos, a exploração de novos cenários emergentes da interação entre blocos e redução do tempo na verificação funcional. Os experimentos realizados neste trabalho proporcionaram melhoramentos significativos em projetos de circuitos digitais que foram desenvolvidos no âmbito acadêmico. Por meio de métricas de cobertura estrutural, foi mostrado que as novas especificações de cobertura funcional podem exercitar trechos de código que não tinham sido exercitados até o momento da integração.One of the biggest challenges in a digital circuit design is to assure that the final product complies with its specifications. Functional verification is a widely employed technique to certify that the digital circuit design complies with its specifications. Due to complexity of digital circuits, the engineers create hierarchical designs, breaking a complex block into simpler blocks. Hence, the functional verification is performed in accordance with the hierarchical decomposition for the design. However, the composition phase is not well treated by the functional verification methodologies. They do not determine how to proceed in a systematic way to reduce integration time and explore new scenarios that may arise from the interaction between blocks. This work presents a functional verification approach that is specific for the design blocks composition phase. This approach is able to promote the reuse of verification components, the preservation of the coverage criteria of the blocks, the exploitation of new scenarios emerging from the interaction of blocks and time reduction in functional verification. The experiments in this work provided significant improvements in digital circuit designs that were developed in the academic domain. By means of structural coverage metrics, it was shown that the new specification of functional coverage can exercise pieces of code that had not been exercised up to the time of integration.CNPqUniversidade Federal de Campina GrandeBrasilCentro de Engenharia Elétrica e Informática - CEEIPÓS-GRADUAÇÃO EM CIÊNCIA DA COMPUTAÇÃOUFCGFIGUEIREDO, Jorge César Abrantes de.FIGUEIREDO, J. C. A.http://lattes.cnpq.br/1424808046858622GUERRERO, Dalton Dario Serey.GUERRERO, D. D. S.http://lattes.cnpq.br/2050632960242405FECHINE , Joseana Macedo.MELCHER, Elmar Uwe Kurt.BRITO , Alisson Vasconcelos de.BARROS , Edna Natividade da Silva.LIMA, José Antônio Gomes de.RODRIGUES, Cássio Leonardo.2010-04-142019-12-27T10:33:51Z2019-12-272019-12-27T10:33:51Zinfo:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/doctoralThesishttp://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/10511RODRIGUES, C. L. Análise de cobertura funcional na fase de integração de blocos de circuitos digitais. 2010. 172 f. Tese (Doutorado em Ciência da Computação) – Pós-Graduação em Ciência da Computação, Centro de Engenharia Elétrica e Informática, Universidade Federal de Campina Grande, Paraíba, Brasil, 2010. Disponível em: http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/10511porCapesinfo:eu-repo/semantics/openAccessreponame:Biblioteca Digital de Teses e Dissertações da UFCGinstname:Universidade Federal de Campina Grande (UFCG)instacron:UFCG2022-03-14T17:47:06Zoai:localhost:riufcg/10511Biblioteca Digital de Teses e Dissertaçõeshttp://bdtd.ufcg.edu.br/PUBhttp://dspace.sti.ufcg.edu.br:8080/oai/requestbdtd@setor.ufcg.edu.br || bdtd@setor.ufcg.edu.bropendoar:48512022-03-14T17:47:06Biblioteca Digital de Teses e Dissertações da UFCG - Universidade Federal de Campina Grande (UFCG)false
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