Aplicação do RISC-V formal verification framework para verificação formal de um núcleo de processamento.

Detalhes bibliográficos
Autor(a) principal: MEDEIROS, Pedro Arthur da Cunha.
Data de Publicação: 2024
Tipo de documento: Trabalho de conclusão de curso
Idioma: por
Título da fonte: Biblioteca Digital de Teses e Dissertações da UFCG
Texto Completo: http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/37095
Resumo: A verificação de hardware é essencial para garantir a qualidade de circuitos eletrônicos. Nesse contexto a verificação formal é capaz de encontrar bugs que seriam muito difíceis de encontrar em uma simulação dinâmica, impulsionando a qualidade da verificação. Baseada em propriedades, a verificação formal busca provar que um design apresenta os comportamentos intencionados e não apresenta comportamentos indesejados. O RISC-V Formal Verification Framework é uma ferramenta de verificação formal de código aberto, que possibilita a verificação de núcleos de processamento baseados na arquitetura RISCV. Nos propomos, então, a aplicar essa ferramenta no processador CV32E40P utilizado na plataforma PULP, também de código aberto. Com isso, pudemos encontrar bugs no design e compreender o porquê deles acontecerem.
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spelling Aplicação do RISC-V formal verification framework para verificação formal de um núcleo de processamento.Applying the RISC-V formal verification framework for verification formal processing core.Aplicación del marco de verificación formal RISC-V para la verificación núcleo de procesamiento formal.Verificação de hardwareDesign de hardwareVerificação formalNúcleo de processamentoRISC-VHardware checkHardware designFormal verificationCore processingVerificación de hardwareDiseño de hardwareVerificación formalCentro procesandoEngenharia Elétrica.A verificação de hardware é essencial para garantir a qualidade de circuitos eletrônicos. Nesse contexto a verificação formal é capaz de encontrar bugs que seriam muito difíceis de encontrar em uma simulação dinâmica, impulsionando a qualidade da verificação. Baseada em propriedades, a verificação formal busca provar que um design apresenta os comportamentos intencionados e não apresenta comportamentos indesejados. O RISC-V Formal Verification Framework é uma ferramenta de verificação formal de código aberto, que possibilita a verificação de núcleos de processamento baseados na arquitetura RISCV. Nos propomos, então, a aplicar essa ferramenta no processador CV32E40P utilizado na plataforma PULP, também de código aberto. Com isso, pudemos encontrar bugs no design e compreender o porquê deles acontecerem.Hardware verification is essential to ensure the quality of electronic circuits. In this context, formal verification is capable of finding bugs that would be too hard to find in a dynamic simulation, boosting verification quality. Based on properties, formal verification attempts to prove that a design shows the intended behaviors and does not show undesired behaviors. The RISC-V Formal Verification Framework is an open-source formal verification tool, which enables the verification of processing cores based on RISC-V architecture. We therefore proposed to apply this tool on the CV32E40P processor used in the PULP platform, which is also open-source. With that, we were able to find bugs in the design and understand why they happened.La verificación del hardware es fundamental para garantizar la calidad de los circuitos electrónicos. En este contexto, la verificación formal es capaz de encontrar errores que serían muy difíciles de encontrar en una simulación dinámica, potenciando la calidad de la verificación. Con base en propiedades, la verificación formal busca demostrar que un diseño presenta las conductas previstas y no presenta conductas no deseadas. El RISC-V Formal Verification Framework es una herramienta de verificación formal de código abierto, que permite la verificación de núcleos de procesamiento basados ​​en la arquitectura RISCV. Por lo tanto proponemos aplicar esta herramienta al procesador CV32E40P utilizado. en la plataforma PULP, también de código abierto. Con esto, pudimos encontrar errores en el diseñar y comprender por qué suceden.Universidade Federal de Campina GrandeBrasilCentro de Engenharia Elétrica e Informática - CEEIUFCGMORAIS, Marcos Ricardo Alcântara.MORAIS, M. R. A.MORAIS, MARCOS R. A.http://lattes.cnpq.br/6425114303423453SANTOS JÚNIOR, Gutemberg Gonçalves dos.SANTOS JÚNIOR, Gutemberg Gonçalves dos.http://lattes.cnpq.br/0204301941083935MEDEIROS, Pedro Arthur da Cunha.20242024-08-06T19:33:11Z2024-08-062024-08-06T19:33:11Zinfo:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/bachelorThesishttp://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/37095MEDEIROS, Pedro Arthur da Cunha. Aplicação do RISC-V formal verification framework para verificação formal de um núcleo de processamento. 2024. 48 fl. Monografia (Bacharelado em Engenharia Elétrica) - Universidade Federal de Campina Grande, Centro de Engenharia Elétrica e Informática, Campina Grande, Paraíba, Brasil, 2024. Disponível em: http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/37095porinfo:eu-repo/semantics/openAccessreponame:Biblioteca Digital de Teses e Dissertações da UFCGinstname:Universidade Federal de Campina Grande (UFCG)instacron:UFCG2024-08-06T20:13:41Zoai:localhost:riufcg/37095Biblioteca Digital de Teses e Dissertaçõeshttp://bdtd.ufcg.edu.br/PUBhttp://dspace.sti.ufcg.edu.br:8080/oai/requestbdtd@setor.ufcg.edu.br || bdtd@setor.ufcg.edu.bropendoar:48512024-08-06T20:13:41Biblioteca Digital de Teses e Dissertações da UFCG - Universidade Federal de Campina Grande (UFCG)false
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