Projeto de um conversor analógico-digital por aproximação sucessiva com regime monotônico de chaveamento capacitivo.
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Data de Publicação: | 2019 |
Tipo de documento: | Dissertação |
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Título da fonte: | Biblioteca Digital de Teses e Dissertações da UFCG |
Texto Completo: | http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/26802 |
Resumo: | In this work, an analog-digital converter based on the successive approximation technique and a monotonic capacitive switching regime was designed. The analog-digital converter is designed to operate in asynchronous mode and use a double-tail dynamic comparator. A 180 nm process design kit (PDK) and an analog electronic circuit design automatic tool were used. The project flow included the following steps: circuit design, component sizing, steady state and dynamic simulations (schematic and layout level), as well as functionality and performance evaluations. A reference voltage circuit based on the beta multiplier voltage reference topology has been designed for use with the analog-digital converter. From this reference voltage circuit was obtained 1.2 V, exhibiting a 1 kHz power supply rejection rate of -54.47 dB and a temperature coefficient of 23.99 ppm/°C in the range of -40 °C at 175 °C; these values were obtained from layout level simulations. The converter was developed at the schematic level, using a double-tail dynamic comparator with PMOS inputs, metalisolator-metal capacitors (5.36 fF unit capacitors - minimum available value at PDK) and the bootstrap topology for the drive input circuit. The analog-digital converter is powered by 1.8 V, operates at a conversion rate of 30 MHz, converts input differential signals (≤ 3.4 V) with 10 bit encoded resolution in excess-K and has an average consumption of 1.14 mW in converting a 14.74 MHz input signal; these values were obtained from schematic level simulations. The results presented corroborate the correctness of the project flow used, as well as the feasibility of the projected analog-digital converter, in terms of resolution (10 bits), conversion rate (30 MHz) and average consumption (1.14 mW). |
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LIMA, Antonio Marcus Nogueira.LIMA, A. M. N.Lima, A.M.N.LIMA AMN.http://lattes.cnpq.br/2237395961717699MORAIS, Marcos Ricardo De Alcantara.MORAIS, M. R. A.MORAIS, MARCOS R. A.MORAIS, M.R.A.http://lattes.cnpq.br/6425114303423453NETO, José Sérgio da Rocha.ROCHA NETO, J. S.Rocha Neto, J. S. da.ROCHA NETO, J S DA.http://lattes.cnpq.br/9085919442313408MELCHER, Elmar Uwe Kurt.MELCHER, E. U. K.MELCHER, ELMAR UWE KURT.UWE KURT MELCHER, ELMAR.http://lattes.cnpq.br/2995510206880397COSTA FILHO.Antonio Agripino da.http://lattes.cnpq.br/9580127654188398COSTA FILHO, Antonio Agripino da.Submitted by Islane Araujo (islanearaujo2014@gmail.com) on 2022-08-31T17:18:53Z No. of bitstreams: 1 ANTONIO AGRIPINO DA COSTA FILHO - DISSERTAÇÃO (PPGEE) 2019.pdf: 6163241 bytes, checksum: b51dd8ad5335e5eab9cfd12285dea57c (MD5)Made available in DSpace on 2022-08-31T17:18:53Z (GMT). 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From this reference voltage circuit was obtained 1.2 V, exhibiting a 1 kHz power supply rejection rate of -54.47 dB and a temperature coefficient of 23.99 ppm/°C in the range of -40 °C at 175 °C; these values were obtained from layout level simulations. The converter was developed at the schematic level, using a double-tail dynamic comparator with PMOS inputs, metalisolator-metal capacitors (5.36 fF unit capacitors - minimum available value at PDK) and the bootstrap topology for the drive input circuit. The analog-digital converter is powered by 1.8 V, operates at a conversion rate of 30 MHz, converts input differential signals (≤ 3.4 V) with 10 bit encoded resolution in excess-K and has an average consumption of 1.14 mW in converting a 14.74 MHz input signal; these values were obtained from schematic level simulations. The results presented corroborate the correctness of the project flow used, as well as the feasibility of the projected analog-digital converter, in terms of resolution (10 bits), conversion rate (30 MHz) and average consumption (1.14 mW).Neste trabalho foi projetado um conversor analógico-digital baseado na técnica de aproximação sucessiva e num regime monotônico de chaveamento capacitivo. O conversor analógicodigital foi concebido para operar no modo assíncrono e utilizar um comparador dinâmico double-tail. Foi utilizado um kit de processo da tecnologia (PDK) de 180 nm e uma ferramenta automática de projeto de circuitos eletrônicos analógicos. O fluxo de projeto contemplou as seguintes etapas: concepção dos circuitos, dimensionamento dos componentes, simulações em regime estacionário e regime dinâmico (em nível de esquemático e em nível de leiaute), além de avaliações de funcionalidade e de desempenho. Projetou-se um circuito de tensão de referência baseado na topologia beta multiplier voltage reference para ser usado com o conversor analógico-digital. Desse circuito de tensão de referência obteve-se 1,2 V, exibindo uma taxa de rejeição de fonte de alimentação em 1 kHz de -54,47 dB e um coeficiente de temperatura de 23,99 ppm/°C na faixa de -40 °C a 175 °C; esses valores foram obtidos a partir de simulações em nível de leiaute. O desenvolvimento do conversor foi feito em nível de esquemático, usando-se um comparador dinâmico double-tail com entradas do tipo PMOS, capacitores do tipo metal-isolador-metal (usou-se capacitores unitários de 5,36 fF - valor mínimo disponível no PDK) e a topologia bootstrap para o circuito de entrada do conversor. O conversor analógico-digital é alimentado com 1,8 V, opera a uma taxa de conversão de 30 MHz, converte sinais diferenciais de entrada (≤ 3,4 V) com resolução de 10 bits codificados em excesso de K e apresenta um consumo médio de 1,14 mW na conversão de um sinal de entrada de 14,74 MHz; esses valores foram obtidos a partir de simulações em nível de esquemático. Os resultados apresentados corroboram a corretude do fluxo de projeto utilizado, bem como a exequibilidade do conversor analógico-digital projetado, em termos de resolução (10 bits), de taxa de conversão (30 MHz) e de consumo médio (1,14 mW).Universidade Federal de Campina GrandePÓS-GRADUAÇÃO EM ENGENHARIA ELÉTRICAUFCGBrasilCentro de Engenharia Elétrica e Informática - CEEIEngenharia ElétricaConversor Analógico-DigitalChaveamento MonotônicoModo AssíncronoMicroeletrônicaAnalog-Digital ConverterMonotonic SwitchingAsynchronous ModeMicroelectronicsProjeto de um conversor analógico-digital por aproximação sucessiva com regime monotônico de chaveamento capacitivo.Design of an analog-to-digital converter by successive approximation with monotonic capacitive switching regime.2019-07-152022-08-31T17:18:53Z2022-08-312022-08-31T17:18:53Zhttp://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/26802COSTA FILHO, Antonio Agripino da. Projeto de um conversor analógico-digital por aproximação sucessiva com regime monotônico de chaveamento capacitivo. 2019. 98 fl. Dissertação (Mestrado em Engenharia Elétrica), Programa de Pós-Graduação em Engenharia Elétrica, Centro de Engenharia Elétrica e Informática, Universidade Federal de Campina Grande - Paraíba - Brasil, 2019.info:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/masterThesisporinfo:eu-repo/semantics/openAccessreponame:Biblioteca Digital de Teses e Dissertações da UFCGinstname:Universidade Federal de Campina Grande (UFCG)instacron:UFCGLICENSElicense.txtlicense.txttext/plain; charset=utf-81748http://dspace.sti.ufcg.edu.br:8080/xmlui/bitstream/riufcg/26802/2/license.txt8a4605be74aa9ea9d79846c1fba20a33MD52ORIGINALANTONIO AGRIPINO DA COSTA FILHO - DISSERTAÇÃO (PPGEE) 2019.pdfANTONIO AGRIPINO DA COSTA FILHO - DISSERTAÇÃO (PPGEE) 2019.pdfapplication/pdf6163241http://dspace.sti.ufcg.edu.br:8080/xmlui/bitstream/riufcg/26802/1/ANTONIO+AGRIPINO+DA+COSTA+FILHO+-++DISSERTA%C3%87%C3%83O+%28PPGEE%29+2019.pdfb51dd8ad5335e5eab9cfd12285dea57cMD51riufcg/268022022-08-31 18:18:51.804oai:localhost:riufcg/26802Tk9URTogUExBQ0UgWU9VUiBPV04gTElDRU5TRSBIRVJFClRoaXMgc2FtcGxlIGxpY2Vuc2UgaXMgcHJvdmlkZWQgZm9yIGluZm9ybWF0aW9uYWwgcHVycG9zZXMgb25seS4KCk5PTi1FWENMVVNJVkUgRElTVFJJQlVUSU9OIExJQ0VOU0UKCkJ5IHNpZ25pbmcgYW5kIHN1Ym1pdHRpbmcgdGhpcyBsaWNlbnNlLCB5b3UgKHRoZSBhdXRob3Iocykgb3IgY29weXJpZ2h0Cm93bmVyKSBncmFudHMgdG8gRFNwYWNlIFVuaXZlcnNpdHkgKERTVSkgdGhlIG5vbi1leGNsdXNpdmUgcmlnaHQgdG8gcmVwcm9kdWNlLAp0cmFuc2xhdGUgKGFzIGRlZmluZWQgYmVsb3cpLCBhbmQvb3IgZGlzdHJpYnV0ZSB5b3VyIHN1Ym1pc3Npb24gKGluY2x1ZGluZwp0aGUgYWJzdHJhY3QpIHdvcmxkd2lkZSBpbiBwcmludCBhbmQgZWxlY3Ryb25pYyBmb3JtYXQgYW5kIGluIGFueSBtZWRpdW0sCmluY2x1ZGluZyBidXQgbm90IGxpbWl0ZWQgdG8gYXVkaW8gb3IgdmlkZW8uCgpZb3UgYWdyZWUgdGhhdCBEU1UgbWF5LCB3aXRob3V0IGNoYW5naW5nIHRoZSBjb250ZW50LCB0cmFuc2xhdGUgdGhlCnN1Ym1pc3Npb24gdG8gYW55IG1lZGl1bSBvciBmb3JtYXQgZm9yIHRoZSBwdXJwb3NlIG9mIHByZXNlcnZhdGlvbi4KCllvdSBhbHNvIGFncmVlIHRoYXQgRFNVIG1heSBrZWVwIG1vcmUgdGhhbiBvbmUgY29weSBvZiB0aGlzIHN1Ym1pc3Npb24gZm9yCnB1cnBvc2VzIG9mIHNlY3VyaXR5LCBiYWNrLXVwIGFuZCBwcmVzZXJ2YXRpb24uCgpZb3UgcmVwcmVzZW50IHRoYXQgdGhlIHN1Ym1pc3Npb24gaXMgeW91ciBvcmlnaW5hbCB3b3JrLCBhbmQgdGhhdCB5b3UgaGF2ZQp0aGUgcmlnaHQgdG8gZ3JhbnQgdGhlIHJpZ2h0cyBjb250YWluZWQgaW4gdGhpcyBsaWNlbnNlLiBZb3UgYWxzbyByZXByZXNlbnQKdGhhdCB5b3VyIHN1Ym1pc3Npb24gZG9lcyBub3QsIHRvIHRoZSBiZXN0IG9mIHlvdXIga25vd2xlZGdlLCBpbmZyaW5nZSB1cG9uCmFueW9uZSdzIGNvcHlyaWdodC4KCklmIHRoZSBzdWJtaXNzaW9uIGNvbnRhaW5zIG1hdGVyaWFsIGZvciB3aGljaCB5b3UgZG8gbm90IGhvbGQgY29weXJpZ2h0LAp5b3UgcmVwcmVzZW50IHRoYXQgeW91IGhhdmUgb2J0YWluZWQgdGhlIHVucmVzdHJpY3RlZCBwZXJtaXNzaW9uIG9mIHRoZQpjb3B5cmlnaHQgb3duZXIgdG8gZ3JhbnQgRFNVIHRoZSByaWdodHMgcmVxdWlyZWQgYnkgdGhpcyBsaWNlbnNlLCBhbmQgdGhhdApzdWNoIHRoaXJkLXBhcnR5IG93bmVkIG1hdGVyaWFsIGlzIGNsZWFybHkgaWRlbnRpZmllZCBhbmQgYWNrbm93bGVkZ2VkCndpdGhpbiB0aGUgdGV4dCBvciBjb250ZW50IG9mIHRoZSBzdWJtaXNzaW9uLgoKSUYgVEhFIFNVQk1JU1NJT04gSVMgQkFTRUQgVVBPTiBXT1JLIFRIQVQgSEFTIEJFRU4gU1BPTlNPUkVEIE9SIFNVUFBPUlRFRApCWSBBTiBBR0VOQ1kgT1IgT1JHQU5JWkFUSU9OIE9USEVSIFRIQU4gRFNVLCBZT1UgUkVQUkVTRU5UIFRIQVQgWU9VIEhBVkUKRlVMRklMTEVEIEFOWSBSSUdIVCBPRiBSRVZJRVcgT1IgT1RIRVIgT0JMSUdBVElPTlMgUkVRVUlSRUQgQlkgU1VDSApDT05UUkFDVCBPUiBBR1JFRU1FTlQuCgpEU1Ugd2lsbCBjbGVhcmx5IGlkZW50aWZ5IHlvdXIgbmFtZShzKSBhcyB0aGUgYXV0aG9yKHMpIG9yIG93bmVyKHMpIG9mIHRoZQpzdWJtaXNzaW9uLCBhbmQgd2lsbCBub3QgbWFrZSBhbnkgYWx0ZXJhdGlvbiwgb3RoZXIgdGhhbiBhcyBhbGxvd2VkIGJ5IHRoaXMKbGljZW5zZSwgdG8geW91ciBzdWJtaXNzaW9uLgo=Biblioteca Digital de Teses e Dissertaçõeshttp://bdtd.ufcg.edu.br/PUBhttp://dspace.sti.ufcg.edu.br:8080/oai/requestbdtd@setor.ufcg.edu.br || bdtd@setor.ufcg.edu.bropendoar:48512024-07-01T10:31:05.835877Biblioteca Digital de Teses e Dissertações da UFCG - Universidade Federal de Campina Grande (UFCG)false |
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