Utilizando SNMP para asserções em hardware
Autor(a) principal: | |
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Data de Publicação: | 2005 |
Tipo de documento: | Dissertação |
Idioma: | por |
Título da fonte: | Repositório Institucional da UFMG |
Texto Completo: | http://hdl.handle.net/1843/SLBS-6GVF6Y |
Resumo: | Devido ao crescimento exponencial na complexidade dos circuitos e a uma grande utilização de técnicas convencionais de verificação, o desenvolvimento de circuitos sem erros aparenta ser uma tarefa cada vez mais difícil de ser cumprida. Como não é possível a geração de circuitos sem erros de projeto, uma nova abordagem deve ser utilizada. De fato, este cenário requer o monitoramento de circuitos de uma forma contínua, possibilitando a detecção de erros em tempo de execução, devido que a verificação de erros durante a simulação não seja satisfatória. Para prover o monitoramento de circuitos em tempo de execução é necessária a adição de uma lógica de asserção extra em todo o circuito, provendo a verificação do comportamento esperado do circuito interno, havendo a detecção de possíveis inconsistências. Para propagar a informação gerada pela asserção através do circuito, é crucial que haja um centralizador, sendo necessário um processador de asserções para realizar a classificação das asserções. Esta dissertação propõe uma solução inovadora que utiliza uma rede para enviar a informação gerada pelo processador de asserção a um agente externo, que tem a capacidade de resolver o problema identificado. Para propagar a informação foi escolhido o mecanismo de Trap do SNMP, devido ao fato deste mecanismo ser largamente utilizado no processo de gerenciamento de redes. |
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Claudionor Jose Nunes Coelho JuniorAntonio Alfredo Ferreira LoureiroAntonio Otavio FernandesLinnyer Beatrys RuizFabricio Orlando Damasceno2019-08-13T14:37:15Z2019-08-13T14:37:15Z2005-09-09http://hdl.handle.net/1843/SLBS-6GVF6YDevido ao crescimento exponencial na complexidade dos circuitos e a uma grande utilização de técnicas convencionais de verificação, o desenvolvimento de circuitos sem erros aparenta ser uma tarefa cada vez mais difícil de ser cumprida. Como não é possível a geração de circuitos sem erros de projeto, uma nova abordagem deve ser utilizada. De fato, este cenário requer o monitoramento de circuitos de uma forma contínua, possibilitando a detecção de erros em tempo de execução, devido que a verificação de erros durante a simulação não seja satisfatória. Para prover o monitoramento de circuitos em tempo de execução é necessária a adição de uma lógica de asserção extra em todo o circuito, provendo a verificação do comportamento esperado do circuito interno, havendo a detecção de possíveis inconsistências. Para propagar a informação gerada pela asserção através do circuito, é crucial que haja um centralizador, sendo necessário um processador de asserções para realizar a classificação das asserções. Esta dissertação propõe uma solução inovadora que utiliza uma rede para enviar a informação gerada pelo processador de asserção a um agente externo, que tem a capacidade de resolver o problema identificado. Para propagar a informação foi escolhido o mecanismo de Trap do SNMP, devido ao fato deste mecanismo ser largamente utilizado no processo de gerenciamento de redes.Due to the exponential increase of circuit complexity and due to the wide use of conventional veri¯cation techniques, the development of error-free circuits seems to be a di±culttask to accomplish. As the generation of project error-free circuits is not possible, a new approach must be used, allowing error detecting after the sales phase. This scenario requirescircuit monitoring in a continuous fashion, performing error detection during runtime, since error veri¯cation during simulation may not detect errors. The accomplishment of the runtime circuit monitoring process requires extra assertion logic for the entire circuits,performing a runtime check on the circuit expected behavior to detect possible inconsisten-cies. To propagate the data generated by the assertion through the circuit, a centralized process is required, named assertion processor, used to classify the assertions. This tease provides an innovative solution that uses a network to allow the visibility of the data generated by the assertion processor outside the circuit, allowing the problem solve. TheSNMP trap message has been chosen to propagate the necessary assertion data, since thismechanism has been widely used by network management systems.Universidade Federal de Minas GeraisUFMGMicroprocessadores Projeto e construçãoCircuitos integradosComputaçãoRedes de computação AdministraçãoRedes de computação ProtocolosAsserçõesHardwareUtilizando SNMP para asserções em hardwareinfo:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/masterThesisinfo:eu-repo/semantics/openAccessporreponame:Repositório Institucional da UFMGinstname:Universidade Federal de Minas Gerais (UFMG)instacron:UFMGORIGINALfabricio_damasceno.pdfapplication/pdf654321https://repositorio.ufmg.br/bitstream/1843/SLBS-6GVF6Y/1/fabricio_damasceno.pdf93ae4b0babfe77f0312e44c140e3d1d5MD51TEXTfabricio_damasceno.pdf.txtfabricio_damasceno.pdf.txtExtracted texttext/plain127773https://repositorio.ufmg.br/bitstream/1843/SLBS-6GVF6Y/2/fabricio_damasceno.pdf.txtd3d7bc1f1448569fb98293610d1561d3MD521843/SLBS-6GVF6Y2019-11-14 10:48:50.739oai:repositorio.ufmg.br:1843/SLBS-6GVF6YRepositório de PublicaçõesPUBhttps://repositorio.ufmg.br/oaiopendoar:2019-11-14T13:48:50Repositório Institucional da UFMG - Universidade Federal de Minas Gerais (UFMG)false |
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