Otimizações algorítmicas e desenvolvimento arquitetural para as DCTs do HEVC
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Data de Publicação: | 2013 |
Tipo de documento: | Dissertação |
Idioma: | por |
Título da fonte: | Repositório Institucional da UFPel - Guaiaca |
Texto Completo: | http://guaiaca.ufpel.edu.br/handle/prefix/5668 |
Resumo: | A codificação de vídeos é uma área em constante evolução, já que são cada vez mais comuns os dispositivos capazes de processar vídeos digitais. A eficiência de um codificador de vídeo é dada pela relação entre taxa de bits e qualidade do vídeo comprimido e, para ampliar a eficiência nestes requisitos cruzados, os padrões de codificação de vídeo têm utilizado ferramentas cada vez mais complexas, gerando um elevado custo computacional. Este trabalho está focado nas ferramentas de codificação de vídeos do padrão HEVC, que ainda está em desenvolvimento. Mais especificamente, este trabalho está focado nas transformadas discretas do cosseno de tamanho variável definidas pelo padrão HEVC. São definidos quatro tamanhos de transformadas DCT 2-D no HEVC: 32x32, 16x16, 8x8 e 4x4, e estas transformadas, além de ser uma das novidades do padrão, também ampliam a sua eficiência e complexidade. Este trabalho apresenta contribuições em duas frentes: (a) no desenvolvimento de um algoritmo capaz de realizar otimizações nos algoritmos das DCTs (com a transformação de multiplicações em somas e deslocamentos e com o compartilhamento de subexpressões) e a implementação em software deste algoritmo para automatizar a geração das otimizações e (b) o desenvolvimento em hardware dos algoritmos otimizados, visando baixo custo e elevada taxa de processamento. Estas contribuições são relevantes especialmente quando dispositivos móveis, alimentados por bateria, são considerados. As otimizações propostas permitiram, no melhor caso (DCT 32x32) uma redução expressiva no número de operações aritméticas de 22 mil multiplicações e 25 mil somas ou subtrações para apenas 39 mil somas ou subtrações. Se analisadas as somas ou subtrações de um bit utilizadas, foi possível gerar um ganho superior a 59%. A partir dos algoritmos otimizados, foram desenvolvidas as arquiteturas, com foco em FPGAs Altera. Foram cinco as arquiteturas de DCTs 2-D desenvolvidas, uma para cada tamanho de transformada e uma capaz de processar todos os tamanhos de transformada. Em todos os casos as transformadas foram projetadas para usar a propriedade da separabilidade, ou seja, foram usadas duas instâncias de uma arquitetura de transformada 1-D e uma matriz de transposição. As transformadas 1-D foram desenvolvidas de forma puramente combinacional. Para todas as transformadas foi possível atingir taxas de processamento elevadas, capazes de suportar o processamento de vídeos de alta resolução. |
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2020-06-04T01:52:42Z2020-06-04T01:52:42Z2013-10-22JESKE, Ricardo G. Otimizações Algorítmicas e Desenvolvimento Arquitetural para as DCTs do HEVC. 2013. 107f. Dissertação - Mestrado em Ciência da Computação. Universidade Federal de Pelotas, Pelotas.http://guaiaca.ufpel.edu.br/handle/prefix/5668A codificação de vídeos é uma área em constante evolução, já que são cada vez mais comuns os dispositivos capazes de processar vídeos digitais. A eficiência de um codificador de vídeo é dada pela relação entre taxa de bits e qualidade do vídeo comprimido e, para ampliar a eficiência nestes requisitos cruzados, os padrões de codificação de vídeo têm utilizado ferramentas cada vez mais complexas, gerando um elevado custo computacional. Este trabalho está focado nas ferramentas de codificação de vídeos do padrão HEVC, que ainda está em desenvolvimento. Mais especificamente, este trabalho está focado nas transformadas discretas do cosseno de tamanho variável definidas pelo padrão HEVC. São definidos quatro tamanhos de transformadas DCT 2-D no HEVC: 32x32, 16x16, 8x8 e 4x4, e estas transformadas, além de ser uma das novidades do padrão, também ampliam a sua eficiência e complexidade. Este trabalho apresenta contribuições em duas frentes: (a) no desenvolvimento de um algoritmo capaz de realizar otimizações nos algoritmos das DCTs (com a transformação de multiplicações em somas e deslocamentos e com o compartilhamento de subexpressões) e a implementação em software deste algoritmo para automatizar a geração das otimizações e (b) o desenvolvimento em hardware dos algoritmos otimizados, visando baixo custo e elevada taxa de processamento. Estas contribuições são relevantes especialmente quando dispositivos móveis, alimentados por bateria, são considerados. As otimizações propostas permitiram, no melhor caso (DCT 32x32) uma redução expressiva no número de operações aritméticas de 22 mil multiplicações e 25 mil somas ou subtrações para apenas 39 mil somas ou subtrações. Se analisadas as somas ou subtrações de um bit utilizadas, foi possível gerar um ganho superior a 59%. A partir dos algoritmos otimizados, foram desenvolvidas as arquiteturas, com foco em FPGAs Altera. Foram cinco as arquiteturas de DCTs 2-D desenvolvidas, uma para cada tamanho de transformada e uma capaz de processar todos os tamanhos de transformada. Em todos os casos as transformadas foram projetadas para usar a propriedade da separabilidade, ou seja, foram usadas duas instâncias de uma arquitetura de transformada 1-D e uma matriz de transposição. As transformadas 1-D foram desenvolvidas de forma puramente combinacional. Para todas as transformadas foi possível atingir taxas de processamento elevadas, capazes de suportar o processamento de vídeos de alta resolução.Video coding is an area in constant evolution, especially in function of its relevance for consumer electronics, since devices which are able to process digital videos are currently more and more common. The video coder efficiency improvement is function of the relation between bit-rate and video quality and, to improve the encoder efficiency, the video coding systems are using more and more complex coding tools. This causes a big impact in the coding process complexity. This work is focused in the coding tools defined in the new emerging standard called HEVC – High Eficiency Video Coding. More specifically, this work focuses in the variable size discrete cosine transforms defined in the HEVC. There are four 2-D DCT transforms sizes defined in the HEVC standard: 32x32, 16x16, 8x8 and 4x4. This is a novelty of this standard and its use increases the coder efficiency and complexity. This work present two main contributions: (a) the development of an algorithm to optimize the 2-D DCT algorithms (with the transformation of multiplications in shift-adds andthrough the common sub-expressions sharing) and the software implementation of this algorithm to generate the simplified 2-D DCT algorithms and (b) the hardware design of the optimized algorithms, focusing in low cost and high processing rates. These optimizations are especially necessary when battery powered devices are considered. The optimizations allowed, in the best case (32x32 DCT), an expressive reduction in the number of operations: from 22 thousand of multiplications and 25 thousand of additions or subtractions to 29 thousand of additions or subtractions. If the number of one-bit additions or subtractions is considered, the developed optimizations are able to generate gains higher than 59%. The architectures were designed using the simplified algorithms, focusing in Altera FPGAs. Five architectures were designed, one for each 2-D DCT size and one which is able to process all four sizes of the DCTs. In all cases, the transforms were designed to use the separabilitty property, then two instances of the 1-D DCT transforms were joined by a transposition matrix to form the 2-D DCT transforms. The 1-D transforms were designed in a fully combinational way. The final synthesis results showed that all designed 2- D DCT architectures are able to reach very high processing rates, which allow the processing of high definition videos in real time.Sem bolsaporUniversidade Federal de PelotasPrograma de Pós-Graduação em ComputaçãoUFPelBrasilCentro de Desenvolvimento TecnológicoCNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAOComputaçãoCodificação de vídeoHEVCDCT 2-D de múltiplos tamanhosOtimização algorítmicaProjeto em FPGAVideo codingMultiple size 2-D DCTAlgorithmic optimizationFPGA designOtimizações algorítmicas e desenvolvimento arquitetural para as DCTs do HEVCinfo:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/masterThesishttp://lattes.cnpq.br/4480094853485343http://lattes.cnpq.br/9604735363839730Matos, Júlio Carlos Balzano dehttp://lattes.cnpq.br/5546692436888264Agostini, Luciano VolcanJeske, Ricardo Garciainfo:eu-repo/semantics/openAccessreponame:Repositório Institucional da UFPel - Guaiacainstname:Universidade Federal de Pelotas (UFPEL)instacron:UFPELTEXTDissertacao_Ricardo_Garcia_Jeske.pdf.txtDissertacao_Ricardo_Garcia_Jeske.pdf.txtExtracted texttext/plain185482http://guaiaca.ufpel.edu.br/xmlui/bitstream/prefix/5668/6/Dissertacao_Ricardo_Garcia_Jeske.pdf.txt5116eee190305adccfba226799171ae4MD56open accessTHUMBNAILDissertacao_Ricardo_Garcia_Jeske.pdf.jpgDissertacao_Ricardo_Garcia_Jeske.pdf.jpgGenerated Thumbnailimage/jpeg1725http://guaiaca.ufpel.edu.br/xmlui/bitstream/prefix/5668/7/Dissertacao_Ricardo_Garcia_Jeske.pdf.jpgb586f935a7346f014024b10dbfbd69f9MD57open accessORIGINALDissertacao_Ricardo_Garcia_Jeske.pdfDissertacao_Ricardo_Garcia_Jeske.pdfapplication/pdf2064604http://guaiaca.ufpel.edu.br/xmlui/bitstream/prefix/5668/1/Dissertacao_Ricardo_Garcia_Jeske.pdf193b65a86fb024aa146c40a80f8ea386MD51open accessCC-LICENSElicense_urllicense_urltext/plain; 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