Arquitetura em pipeline para o alogaritmo de Canny em uma plataforma VHDL/FPGA

Detalhes bibliográficos
Autor(a) principal: Vidal, Leonardo de Amaral
Data de Publicação: 2014
Tipo de documento: Dissertação
Idioma: por
Título da fonte: Repositório Institucional da UFPR
Texto Completo: https://hdl.handle.net/1884/36966
Resumo: Orientador : Prof. Dr. Eduardo Todt
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spelling Todt, Eduardo, 1963-Universidade Federal do Paraná. Setor de Ciências Exatas. Programa de Pós-Graduação em InformáticaVidal, Leonardo de Amaral2022-12-02T15:19:20Z2022-12-02T15:19:20Z2014https://hdl.handle.net/1884/36966Orientador : Prof. Dr. Eduardo TodtDissertação (mestrado) - Universidade Federal do Paraná, Setor de Ciências Exatas, Programa de Pós-Graduação em Informática. Defesa: Curitiba, 16/09/2014Inclui referênciasResumo: Os algoritmos de detecção de bordas necessitam de um poder muito alto de processamento, devido 'a quantidade de convoluções, problema agravado no caso de aplicações que exigem processamento de video em tempo real, como em rob'otica m'ovel. Uma maneira de melhorar o desempenho 'e implementar o algoritmo diretamente em hardware. Esta dissertação descreve um projeto de uma implementação do algoritmo de detecção de bordas Canny, realizada com a linguagem de descrição VHDL e com a linguagem de programação C++, em uma plataforma híbrida. A suavização, o cálculo do gradiente, a supressão de não máximos e o threshold duplo estão implementados em um computador de mesa do tipo PC (Personal Computer ) e a segunda etapa da histerese est'a implementada em um FPGA (Field Programmable Gate Array), modelo Virtex 6, da Xilinx. A arquitetura da parte implementada no FPGA 'e em pipeline e paralela. Palavras-chave: Canny; FPGA; Hardware Reconfigur'avel; VHDL; Processamento de Imagens; Detec¸c˜ao de Bordas; Arquitetura Paralela; Arquitetura H'ýbrida; pipeline.Abstract: The edge detection algorithms require a very high power processing due the number of convolutions, an issue in real-time video applications like mobile robotics. One way to improve performance is to implement the algorithm directly in hardware. This paper describes and demonstrates the results of an implementation of the edge detection Canny algorithm performed with VHDL and the C++ programming language in a hybrid platform i.e.; Noise reduction, gradient intensity finding, non-maxima supression and double thresholding are implemented on a Desktop Personal Computer and the second part of hysteresis is implemented in a Xilinx Virtex 6 FPGA (Field Programmable Gate Array). The architecture designed on FPGA is a pipeline and parallel type. Keywords: Canny; FPGA; Reconfigurable Hardware; VHDL; Image Processing; Edge Detection; Parallel Architecture; Hybrid architecture; pipeline.147f. : il., tabs.application/pdfDisponível em formato digitalTesesCiência da computaçãoProcessamento de imagensCircuitos integradosProgramação paralela (Computação)Arquitetura em pipeline para o alogaritmo de Canny em uma plataforma VHDL/FPGAinfo:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/masterThesisporreponame:Repositório Institucional da UFPRinstname:Universidade Federal do Paraná (UFPR)instacron:UFPRinfo:eu-repo/semantics/openAccessTHUMBNAILR - D - LEONARDO DE AMARAL VIDAL.pdf.jpgGenerated Thumbnailimage/jpeg1231https://acervodigital.ufpr.br/bitstream/1884/36966/1/R%20-%20D%20%20-%20LEONARDO%20DE%20AMARAL%20VIDAL.pdf.jpgccfb40dff562322f33e8bbffb4f899c3MD51open accessTEXTR - D - LEONARDO DE AMARAL VIDAL.pdf.txtExtracted Texttext/plain229240https://acervodigital.ufpr.br/bitstream/1884/36966/2/R%20-%20D%20%20-%20LEONARDO%20DE%20AMARAL%20VIDAL.pdf.txtc4ec60a847c5a0e831a3656f97011de0MD52open accessORIGINALR - D - LEONARDO DE AMARAL VIDAL.pdfapplication/pdf1513307https://acervodigital.ufpr.br/bitstream/1884/36966/3/R%20-%20D%20%20-%20LEONARDO%20DE%20AMARAL%20VIDAL.pdfb563a402ca03b499a7dc4b22a35e71f5MD53open access1884/369662022-12-02 12:19:20.978open accessoai:acervodigital.ufpr.br:1884/36966Repositório de PublicaçõesPUBhttp://acervodigital.ufpr.br/oai/requestopendoar:3082022-12-02T15:19:20Repositório Institucional da UFPR - Universidade Federal do Paraná (UFPR)false
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