Arquitetura em Pipeline para o Algoritmo de Canny em uma plataforma VHDL/FPGA

Detalhes bibliográficos
Principais autores: Leonardo de Amaral Vidal, LEONARDO DE AMARAL VIDAL
Data de Publicação: 2014
Tipo de documento: Dissertação
Título da fonte: Portal de Dados Abertos da CAPES
Texto Completo: https://sucupira.capes.gov.br/sucupira/public/consultas/coleta/trabalhoConclusao/viewTrabalhoConclusao.jsf?popup=true&id_trabalho=1363120
id BRCRIS_ca4383d6fbfba776340b171640d1825b
network_acronym_str CAPES
network_name_str Portal de Dados Abertos da CAPES
dc.title.pt-BR.fl_str_mv Arquitetura em Pipeline para o Algoritmo de Canny em uma plataforma VHDL/FPGA
title Arquitetura em Pipeline para o Algoritmo de Canny em uma plataforma VHDL/FPGA
spellingShingle Arquitetura em Pipeline para o Algoritmo de Canny em uma plataforma VHDL/FPGA
pipeline
Leonardo de Amaral Vidal
LEONARDO DE AMARAL VIDAL
title_short Arquitetura em Pipeline para o Algoritmo de Canny em uma plataforma VHDL/FPGA
title_full Arquitetura em Pipeline para o Algoritmo de Canny em uma plataforma VHDL/FPGA
title_fullStr Arquitetura em Pipeline para o Algoritmo de Canny em uma plataforma VHDL/FPGA
Arquitetura em Pipeline para o Algoritmo de Canny em uma plataforma VHDL/FPGA
title_full_unstemmed Arquitetura em Pipeline para o Algoritmo de Canny em uma plataforma VHDL/FPGA
Arquitetura em Pipeline para o Algoritmo de Canny em uma plataforma VHDL/FPGA
title_sort Arquitetura em Pipeline para o Algoritmo de Canny em uma plataforma VHDL/FPGA
topic pipeline
publishDate 2014
format masterThesis
url https://sucupira.capes.gov.br/sucupira/public/consultas/coleta/trabalhoConclusao/viewTrabalhoConclusao.jsf?popup=true&id_trabalho=1363120
author_role author
author Leonardo de Amaral Vidal
LEONARDO DE AMARAL VIDAL
author_facet Leonardo de Amaral Vidal
LEONARDO DE AMARAL VIDAL
dc.contributor.authorLattes.fl_str_mv http://lattes.cnpq.br/0765623734663169
dc.contributor.advisor1.fl_str_mv EDUARDO TODT
Eduardo Todt
dc.contributor.advisor1Lattes.fl_str_mv http://lattes.cnpq.br/9942240121225139
dc.contributor.advisor1orcid.por.fl_str_mv https://orcid.org/0000-0001-6045-1274
dc.publisher.none.fl_str_mv UNIVERSIDADE FEDERAL DO PARANÁ
publisher.none.fl_str_mv UNIVERSIDADE FEDERAL DO PARANÁ
instname_str UNIVERSIDADE FEDERAL DO PARANÁ
dc.publisher.program.fl_str_mv INFORMÁTICA
dc.description.course.none.fl_txt_mv INFORMÁTICA
reponame_str Portal de Dados Abertos da CAPES
collection Portal de Dados Abertos da CAPES
spelling CAPESPortal de Dados Abertos da CAPESArquitetura em Pipeline para o Algoritmo de Canny em uma plataforma VHDL/FPGAArquitetura em Pipeline para o Algoritmo de Canny em uma plataforma VHDL/FPGAArquitetura em Pipeline para o Algoritmo de Canny em uma plataforma VHDL/FPGAArquitetura em Pipeline para o Algoritmo de Canny em uma plataforma VHDL/FPGAArquitetura em Pipeline para o Algoritmo de Canny em uma plataforma VHDL/FPGAArquitetura em Pipeline para o Algoritmo de Canny em uma plataforma VHDL/FPGAArquitetura em Pipeline para o Algoritmo de Canny em uma plataforma VHDL/FPGApipeline2014masterThesishttps://sucupira.capes.gov.br/sucupira/public/consultas/coleta/trabalhoConclusao/viewTrabalhoConclusao.jsf?popup=true&id_trabalho=1363120authorLeonardo de Amaral Vidalhttp://lattes.cnpq.br/0765623734663169EDUARDO TODThttp://lattes.cnpq.br/9942240121225139https://orcid.org/0000-0001-6045-1274UNIVERSIDADE FEDERAL DO PARANÁUNIVERSIDADE FEDERAL DO PARANÁUNIVERSIDADE FEDERAL DO PARANÁINFORMÁTICAINFORMÁTICAPortal de Dados Abertos da CAPESPortal de Dados Abertos da CAPES
identifier_str_mv Vidal, Leonardo de Amaral. Arquitetura em Pipeline para o Algoritmo de Canny em uma plataforma VHDL/FPGA. 2014. Tese.
dc.identifier.citation.fl_str_mv Vidal, Leonardo de Amaral. Arquitetura em Pipeline para o Algoritmo de Canny em uma plataforma VHDL/FPGA. 2014. Tese.
_version_ 1741890269338402816