An area efficient FPGA implementation for the syndrome based non binary LDPC check node algorithm

Detalhes bibliográficos
Autor(a) principal: Kieling, Vitor
Data de Publicação: 2015
Tipo de documento: Trabalho de conclusão de curso
Idioma: eng
Título da fonte: Repositório Institucional da UFRGS
Texto Completo: http://hdl.handle.net/10183/126059
Resumo: Com os novos limites de taxa de transmissão impostos pelas aplicações dos dias de hoje, arquiteturas de hardware dedicadas se fazem necessárias para obtermos uma correção de erros adequada a estes. Para tal, a evolução das soluções baseadas em códigos Low Density Parity Check para códigos nãobinários é necessária, e esta, implica em um aumento na complexidade de decodificação. O melhor algoritmo desenvolvido até hoje que provê um bom compromisso entre complexidade de hardware e performance é o Extended Min-Sum usando o esquema de Forward Backward. Infelizmente, este apresenta baixa taxa de transferência e alta latência. Neste trabalho um novo hardware para o Check-Node de um decodificador LDPC não-binário baseado no algoritmo Syndrome-Based é apresentado. Ele mostra uma performance equivalente ao EMS-FWBW, combinado de área reduzida, baixa latência e alta vazão.
id UFRGS-2_2a35b2afa8bf41630cea3bb8cc29be44
oai_identifier_str oai:www.lume.ufrgs.br:10183/126059
network_acronym_str UFRGS-2
network_name_str Repositório Institucional da UFRGS
repository_id_str
spelling Kieling, VitorSchläfer, PhilippRoesler, Valter2015-08-29T02:40:08Z2015http://hdl.handle.net/10183/126059000971923Com os novos limites de taxa de transmissão impostos pelas aplicações dos dias de hoje, arquiteturas de hardware dedicadas se fazem necessárias para obtermos uma correção de erros adequada a estes. Para tal, a evolução das soluções baseadas em códigos Low Density Parity Check para códigos nãobinários é necessária, e esta, implica em um aumento na complexidade de decodificação. O melhor algoritmo desenvolvido até hoje que provê um bom compromisso entre complexidade de hardware e performance é o Extended Min-Sum usando o esquema de Forward Backward. Infelizmente, este apresenta baixa taxa de transferência e alta latência. Neste trabalho um novo hardware para o Check-Node de um decodificador LDPC não-binário baseado no algoritmo Syndrome-Based é apresentado. Ele mostra uma performance equivalente ao EMS-FWBW, combinado de área reduzida, baixa latência e alta vazão.application/pdfengMicroeletrônicaFpgaAn area efficient FPGA implementation for the syndrome based non binary LDPC check node algorithminfo:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/bachelorThesisUniversidade Federal do Rio Grande do SulInstituto de InformáticaPorto Alegre, BR-RS2015Ciência da Computação: Ênfase em Engenharia da Computação: Bachareladograduaçãoinfo:eu-repo/semantics/openAccessreponame:Repositório Institucional da UFRGSinstname:Universidade Federal do Rio Grande do Sul (UFRGS)instacron:UFRGSORIGINAL000971923.pdf000971923.pdfTexto completo (inglês)application/pdf4513556http://www.lume.ufrgs.br/bitstream/10183/126059/1/000971923.pdfb0821eb9fda660fe8ece4f6e8565cad3MD51TEXT000971923.pdf.txt000971923.pdf.txtExtracted Texttext/plain118641http://www.lume.ufrgs.br/bitstream/10183/126059/2/000971923.pdf.txtda542bf61e587fbf3a9b5e40f821f1e7MD52THUMBNAIL000971923.pdf.jpg000971923.pdf.jpgGenerated Thumbnailimage/jpeg1089http://www.lume.ufrgs.br/bitstream/10183/126059/3/000971923.pdf.jpgd7e866e32e346dd02064ee11afa1c949MD5310183/1260592021-05-07 05:06:29.884036oai:www.lume.ufrgs.br:10183/126059Repositório de PublicaçõesPUBhttps://lume.ufrgs.br/oai/requestopendoar:2021-05-07T08:06:29Repositório Institucional da UFRGS - Universidade Federal do Rio Grande do Sul (UFRGS)false
dc.title.pt_BR.fl_str_mv An area efficient FPGA implementation for the syndrome based non binary LDPC check node algorithm
title An area efficient FPGA implementation for the syndrome based non binary LDPC check node algorithm
spellingShingle An area efficient FPGA implementation for the syndrome based non binary LDPC check node algorithm
Kieling, Vitor
Microeletrônica
Fpga
title_short An area efficient FPGA implementation for the syndrome based non binary LDPC check node algorithm
title_full An area efficient FPGA implementation for the syndrome based non binary LDPC check node algorithm
title_fullStr An area efficient FPGA implementation for the syndrome based non binary LDPC check node algorithm
title_full_unstemmed An area efficient FPGA implementation for the syndrome based non binary LDPC check node algorithm
title_sort An area efficient FPGA implementation for the syndrome based non binary LDPC check node algorithm
author Kieling, Vitor
author_facet Kieling, Vitor
author_role author
dc.contributor.author.fl_str_mv Kieling, Vitor
dc.contributor.advisor1.fl_str_mv Schläfer, Philipp
dc.contributor.advisor-co1.fl_str_mv Roesler, Valter
contributor_str_mv Schläfer, Philipp
Roesler, Valter
dc.subject.por.fl_str_mv Microeletrônica
Fpga
topic Microeletrônica
Fpga
description Com os novos limites de taxa de transmissão impostos pelas aplicações dos dias de hoje, arquiteturas de hardware dedicadas se fazem necessárias para obtermos uma correção de erros adequada a estes. Para tal, a evolução das soluções baseadas em códigos Low Density Parity Check para códigos nãobinários é necessária, e esta, implica em um aumento na complexidade de decodificação. O melhor algoritmo desenvolvido até hoje que provê um bom compromisso entre complexidade de hardware e performance é o Extended Min-Sum usando o esquema de Forward Backward. Infelizmente, este apresenta baixa taxa de transferência e alta latência. Neste trabalho um novo hardware para o Check-Node de um decodificador LDPC não-binário baseado no algoritmo Syndrome-Based é apresentado. Ele mostra uma performance equivalente ao EMS-FWBW, combinado de área reduzida, baixa latência e alta vazão.
publishDate 2015
dc.date.accessioned.fl_str_mv 2015-08-29T02:40:08Z
dc.date.issued.fl_str_mv 2015
dc.type.status.fl_str_mv info:eu-repo/semantics/publishedVersion
dc.type.driver.fl_str_mv info:eu-repo/semantics/bachelorThesis
format bachelorThesis
status_str publishedVersion
dc.identifier.uri.fl_str_mv http://hdl.handle.net/10183/126059
dc.identifier.nrb.pt_BR.fl_str_mv 000971923
url http://hdl.handle.net/10183/126059
identifier_str_mv 000971923
dc.language.iso.fl_str_mv eng
language eng
dc.rights.driver.fl_str_mv info:eu-repo/semantics/openAccess
eu_rights_str_mv openAccess
dc.format.none.fl_str_mv application/pdf
dc.source.none.fl_str_mv reponame:Repositório Institucional da UFRGS
instname:Universidade Federal do Rio Grande do Sul (UFRGS)
instacron:UFRGS
instname_str Universidade Federal do Rio Grande do Sul (UFRGS)
instacron_str UFRGS
institution UFRGS
reponame_str Repositório Institucional da UFRGS
collection Repositório Institucional da UFRGS
bitstream.url.fl_str_mv http://www.lume.ufrgs.br/bitstream/10183/126059/1/000971923.pdf
http://www.lume.ufrgs.br/bitstream/10183/126059/2/000971923.pdf.txt
http://www.lume.ufrgs.br/bitstream/10183/126059/3/000971923.pdf.jpg
bitstream.checksum.fl_str_mv b0821eb9fda660fe8ece4f6e8565cad3
da542bf61e587fbf3a9b5e40f821f1e7
d7e866e32e346dd02064ee11afa1c949
bitstream.checksumAlgorithm.fl_str_mv MD5
MD5
MD5
repository.name.fl_str_mv Repositório Institucional da UFRGS - Universidade Federal do Rio Grande do Sul (UFRGS)
repository.mail.fl_str_mv
_version_ 1801224488869691392

Registros relacionados