Scheduling mechanisms for DRAM memory controllers

• Autor(a) principal: Prado, Felipe Salerno
• Data de Publicação: 2017
• Tipo de documento: Trabalho de conclusão de curso
• Idioma: eng
• Título da fonte: Repositório Institucional da UFRGS
• Texto Completo: http://hdl.handle.net/10183/169058
• topic: Microeletrônica; Memoria : Computadores; DRAM; Virtual prototyping; Memory controller; Scheduling

Ao longo das últimas décadas, a disparidade de desempenho entre o processador e memória tem crescido cada vez mais, uma questão comumente conhecida como Memory Wall (WULF; MCKEE, 1995). Tendo em vista que Memória Dinâminca de Acesso Randômico (DRAM) é a forma mais comum de memória em sistemas computacionais, intensas pesquisas têm sido feitas para melhorar seu desempenho e eficiência energética. Entretanto, a exploração do espaço de projeto de DRAM vem com problemas. Apesar de simuladores de memória cycle-accurate poderem simular timings de maneira muito precisa, a simulacão pode se tornar extremamente lenta. Movendo-se para um mais alto nível de abstração, através do método de prototipação virtual, a simulação pode ser acelerada com erros desprezíveis. Como o controlador de memoria DRAM é um bloco crítico para o desempenho global do sistema de memória, ele é integrado no mesmo chip dos múltiplos núcleos de CPU os quais demandam accesso a memória principal off-chip. Portanto, neste trabalho, escalonadores do controlador de DRAM foram modelados com SystemC/TLM 2.0 (IEEE Computer Society, 2012) no DRAMSys (JUNG M.; WEIS; WEHN, 2015), um framework flexível de exploração do espaço de projeto do subsistema da DRAM. A reestruturação do DRAMSys utilizando SystemC/TLM 2.0 foi a principal contribuição técnica deste trabalho. Em seguida, o controlador foi simulado com diferentes mecanismos de escalonamento com o objetivo de melhor compreender os gargalos do sistema de memória e de investigar qual escalonador fornece o melhor compromisso entre características como largura de banda, thread-fairness e consumo de energia.