Design of Steel : a RISC-V Core

Detalhes bibliográficos
Autor(a) principal: Calçada, Rafael de Oliveira
Data de Publicação: 2020
Tipo de documento: Trabalho de conclusão de curso
Idioma: por
Título da fonte: Repositório Institucional da UFRGS
Texto Completo: http://hdl.handle.net/10183/219134
Resumo: Este trabalho apresenta o projeto do Steel, um microprocessador com 3 estágios de pipeline que implementa os conjuntos de instruções RV32I e Zicsr das especificações do RISC-V. A descrição do hardware (em Verilog) está disponível sob a Licença MIT no repositório online do projeto. A conformidade com as especificações do RISC-V foi certificada pela aplicação dos testes da RISC-V Compliance Suite. A performance foi medida com o benchmark EEMBC® CoreMark, atingindo o escore de 1.36 CoreMarks/MHz. O consumo de recursos em um FPGA Artix-7 foi comparado a outras duas implementações RISC-V similares, Ibex e SCR1. O Steel mostrou-se competitivo, utilizando apenas 1.626 look-up tables e 624 flip-flops. O core é uma implementação open-source documentada e pronta para uso por projetistas de sistemas embarcados.
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