Pattern classification for layout hotspots

• Autor(a) principal: Oliveira, André Saldanha
• Data de Publicação: 2018
• Tipo de documento: Trabalho de conclusão de curso
• Idioma: por
• Título da fonte: Repositório Institucional da UFRGS
• Texto Completo: http://hdl.handle.net/10183/175129
• topic: Microeletrônica; Physical design; Verification; Machine learning; Layout; EDA; Partitioning; Microelectronics

O objetivo final do fluxo de projeto de um circuito é produzir um leiaute, uma representação geométrica do circuito, onde as formas geométricas correspondem aos padrões que serão formados por camadas de metal, óxido e semicondutores. Esses padrões são essencialmente descrições que serão usadas para imprimir o circuito através de processos químicos, térmicos e fotográficos. Para garantir que o leiaute possa ser usado para impressão de um circuito integrado sem defeitos, é necessário executar verificações de regras de projeto. Essa verificação encontra padrões que violam regras que inviabilizariam a garantia de impressão sem defeitos. Porém, alguns padrões do leiaute podem apresentar problemas na impressão mesmo quando a checagem das regras de projeto não encontra erros. Para solucionar esse problema, fluxos de verificação física são aplicados no leiaute com o objetivo de detectar e tratar tais padrões. A grande quantidade de regiões com problemas de impressão e a similaridade entre elas sugere que o fluxo de verificação física pode ser acelerado ao se agrupar padrões similares. Neste trabalho, o problema de particionamento de polígonos complexos é abordado, e um algoritmo de particionamento de complexidade O(n5=2) é incorporado ao fluxo de classificação e agrupamento de regiões de interesse, permitindo que casos de teste com polígonos complexos tenham suas regiões de interesse agrupadas. Além disso, um estudo sobre a viabilidade de um fluxo de aprendizado de máquina é conduzido, cobrindo a escolha de atributos e a análise de diferentes modelos candidatos.