Otimização de interconexões através de posiocionamento e síntese lógica

• Autor(a) principal: Vedovelli, Estevan
• Data de Publicação: 2009
• Tipo de documento: Trabalho de conclusão de curso
• Idioma: por
• Título da fonte: Repositório Institucional da UFRGS
• Texto Completo: http://hdl.handle.net/10183/18547
• topic: Microeletrônica; Circuitos integrados; Integrated circuits’ design; CAD; Placement; Logical synthesis

No fluxo atual de projeto de circuitos digitais modernos é difícil estimarmos os atrasos que ocorrem nas interconexões, especialmente antes do posicionamento das células. E quando os atrasos são corretamente avaliados, após o posicionamento, devido às diferentes estruturas de dados utilizadas para as diferentes etapas do projeto, eles não podem ser retornados à etapa de síntese lógica facilmente. Neste trabalho, propomos modificações no fluxo de projeto de circuitos integrados que permitem estimar antecipadamente os atrasos de interconexões e que, com a utilização de uma estrutura de dados única para a otimização lógica, posicionamento e mapeamento, possibilitam o retorno de informações à etapa inicial de otimização lógica. Nosso fluxo mistura a síntese lógica com a síntese física. Após realizarmos a otimização lógica convencional usando AIGs para representarmos cada módulo do circuito, posicionamos cada AIG na área reservada pelo floorplanning. Com o posicionamento realizado, é possível estimarmos os atrasos das interconexões, e essas informações podem ser repassadas à otimização lógica que as considerará em seus algoritmos para melhorar a qualidade de seus resultados. Uma vez que o AIG otimizada estiver corretamente posicionada, a etapa de mapeamento tecnológico deve utilizar um algoritmo que priorize a proximidade geométrica na escolha dos nodos que serão agrupados e substituídos pelas células da biblioteca. Por fim, a etapa de pós-posicionamento regulariza a solução e a otimiza para que o roteamento seja realizado. Implementamos uma ferramenta capaz de posicionar um AIG e analisar os atrasos estáticos das interconexão e células da solução. O posicionador identifica a melhor solução analisando a monotonicidade do circuito. Quanto mais monótono o circuito, menor é o atraso das interconexões. O AIG posicionada com as informações de atrasos poderá ser redirecionada para a síntese lógica ou então mapeada às células da biblioteca.