Otimização de interconexões através de AIGs

• Autor(a) principal: Carvalho Júnior, Alberto dos Santos
• Data de Publicação: 2010
• Tipo de documento: Trabalho de conclusão de curso
• Idioma: por
• Título da fonte: Repositório Institucional da UFRGS
• Texto Completo: http://hdl.handle.net/10183/27978
• topic: Microeletrônica; Processamento de imagens; VLSI; Logical synthesis; Placement; Interconnect delay optimization

A tecnologia VLSI tem experimentado uma constante redução na dimensão de seus dispositivos (i.e. o tamanho mínimo do transistor), permitindo uma densidade que hoje ultrapassa a casa de centenas de milhões de transistores por chip. Essa contínua redução da dimensão dos dispositivos VLSI tem forte impacto sobre a tecnologia de várias formas. Em primeiro lugar, a densidade dos CIs cresce quadraticamente com a taxa de diminuição do tamanho dos transistores. Em segundo lugar, os dispositivos operam a uma velocidade maior, porém o atraso das interconexões permanece o mesmo, efeito de suas capacitâncias que não diminuem (THEIS, 2000). Esse atraso tem se tornado cada vez mais significativo. Este trabalho propõe um novo fluxo de projeto de circuitos VLSI, orientado a otimização de interconexões. Utilizando uma representação em forma de AIG o circuito é posicionado através de diferentes posicionadores estado da arte e, uma otimização é aplicada duplicando os nodos da AIG nos caminhos críticos, então a AIG é novamente posicionada. O resultado é analisado quanto a não monotonicidade dos caminhos críticos otimizados.